JPH1116355A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1116355A JPH1116355A JP9169727A JP16972797A JPH1116355A JP H1116355 A JPH1116355 A JP H1116355A JP 9169727 A JP9169727 A JP 9169727A JP 16972797 A JP16972797 A JP 16972797A JP H1116355 A JPH1116355 A JP H1116355A
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Abstract
(57)【要約】
【課題】 アレイ部内のライト回路において、連続した
ＹＳＷ変更時の誤ライトを防ぎつつ、信号線および素子
削減を行いチップ面積の削減を行う。 【解決手段】 外部信号に同期してライト動作時のみ生
成されるライトクロック信号においてライトデータ用制
御回路３を制御して共通入出力データ信号線のデータを
ライトバス対に伝達するデータスルー期間と、ライトバ
ス対を各々同電位にプリチャージするプリチャージ期間
とを設け、ライトバス対を各々同電位にプリチャージし
ている期間にＹアドレス信号（ＹＳＷ）の変更を行うこ
とにより、セルデータの破壊を起こすことなく連続的な
ＹＳＷの変更を可能にしている。
ＹＳＷ変更時の誤ライトを防ぎつつ、信号線および素子
削減を行いチップ面積の削減を行う。 【解決手段】 外部信号に同期してライト動作時のみ生
成されるライトクロック信号においてライトデータ用制
御回路３を制御して共通入出力データ信号線のデータを
ライトバス対に伝達するデータスルー期間と、ライトバ
ス対を各々同電位にプリチャージするプリチャージ期間
とを設け、ライトバス対を各々同電位にプリチャージし
ている期間にＹアドレス信号（ＹＳＷ）の変更を行うこ
とにより、セルデータの破壊を起こすことなく連続的な
ＹＳＷの変更を可能にしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ライトデータ用入
力信号線対（ライトバス対）を有する半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）に関する。
力信号線対（ライトバス対）を有する半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）に関する。
【０００２】
【従来の技術】従来のＤＲＡＭのセンスアンプから共通
入出力データ信号線（ＲＷＢＳ線）までの接続部分は図
８に示すように、ディジット線対，センスアンプ対，第
１トランスファーゲート（ＴＧ）１，第２トランスファ
ーゲート（ＴＧ）２，ライトデータ用入力信号線対（ラ
イトバス対），リード用出力信号線対（リードバス
対），ライトデータ用制御回路３，リードデータ用制御
回路７，共通入出力データ信号線（ＲＷＢＳ線）から構
成される。
入出力データ信号線（ＲＷＢＳ線）までの接続部分は図
８に示すように、ディジット線対，センスアンプ対，第
１トランスファーゲート（ＴＧ）１，第２トランスファ
ーゲート（ＴＧ）２，ライトデータ用入力信号線対（ラ
イトバス対），リード用出力信号線対（リードバス
対），ライトデータ用制御回路３，リードデータ用制御
回路７，共通入出力データ信号線（ＲＷＢＳ線）から構
成される。
【０００３】従来のＤＲＡＭでは、ＲＷＢＳ線とライト
バス対とを結ぶライトデータ用制御回路３を備え、ライ
トバス対とディジット線対およびセンスアンプとの間に
ＴＧ１およびＴＧ２を備えた構成を有している。
バス対とを結ぶライトデータ用制御回路３を備え、ライ
トバス対とディジット線対およびセンスアンプとの間に
ＴＧ１およびＴＧ２を備えた構成を有している。
【０００４】従来のＤＲＡＭのライト動作波形図を図９
に示す。従来のライト動作は、まずライト時に動作する
回路を選択するライトコントロール信号（ＷＣＴＲＬ）
によってライトデータ用制御回路３が活性化する。これ
により外部にすでにライトデータが与えられているＲＷ
ＢＳ線上のデータがライトバス対に伝達される。
に示す。従来のライト動作は、まずライト時に動作する
回路を選択するライトコントロール信号（ＷＣＴＲＬ）
によってライトデータ用制御回路３が活性化する。これ
により外部にすでにライトデータが与えられているＲＷ
ＢＳ線上のデータがライトバス対に伝達される。
【０００５】次に外部から取り込まれるアドレス信号で
選択されたＹスイッチ（ＹＳＷ）１が活性化し、ＴＧ１
が導通状態となる。その後、ライト動作時のみ外部信号
に同期してクロッキング動作を行うライトクロック（Ｗ
ＣＬＫ）が動作期間時にＴＧ２が導通状態となり、ライ
トバス対のデータがディジット線対１に伝達され、ＴＧ
１，ＴＧ２を介して目的のメモリセルへの書き込みを行
っている。
選択されたＹスイッチ（ＹＳＷ）１が活性化し、ＴＧ１
が導通状態となる。その後、ライト動作時のみ外部信号
に同期してクロッキング動作を行うライトクロック（Ｗ
ＣＬＫ）が動作期間時にＴＧ２が導通状態となり、ライ
トバス対のデータがディジット線対１に伝達され、ＴＧ
１，ＴＧ２を介して目的のメモリセルへの書き込みを行
っている。
【０００６】また、バーストライト等の高速アクセスの
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、ＴＧ２が非導通状態と
なりライトバス対とディジット線対とを切り離すように
なっている。
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、ＴＧ２が非導通状態と
なりライトバス対とディジット線対とを切り離すように
なっている。
【０００７】このＹＳＷの変更時に、図１０に示すよう
にＹＳＷ１のリセットの遅れによりＹＳＷ１とＹＳＷ２
が活性化となるなど、一時的に複数本活性化状態になる
可能性がある。この結果、目的以外のセルとライトバス
対が接続されてしまい、目的セル以外のセルデータが破
壊されてしまう可能性がある。
にＹＳＷ１のリセットの遅れによりＹＳＷ１とＹＳＷ２
が活性化となるなど、一時的に複数本活性化状態になる
可能性がある。この結果、目的以外のセルとライトバス
対が接続されてしまい、目的セル以外のセルデータが破
壊されてしまう可能性がある。
【０００８】よって従来の技術では、ＹＳＷの変更時は
ライト動作時に作成される外部信号に同期したＷＣＬＫ
によって全てのディジット線対とライトバス対とを切り
離した上で行う制御が必要である。
ライト動作時に作成される外部信号に同期したＷＣＬＫ
によって全てのディジット線対とライトバス対とを切り
離した上で行う制御が必要である。
【０００９】
【発明が解決しようとする課題】従来技術の問題点は、
半導体記憶装置では特にアレイ部の素子数の増加により
チップ面積が増大するために少しでも面積の低減を図る
必要があるが、そのなかで従来のアレイ部のライト動作
の制御部分は、これ以上の素子，信号線等チップ面積の
削減ができないことである。
半導体記憶装置では特にアレイ部の素子数の増加により
チップ面積が増大するために少しでも面積の低減を図る
必要があるが、そのなかで従来のアレイ部のライト動作
の制御部分は、これ以上の素子，信号線等チップ面積の
削減ができないことである。
【００１０】その理由は、アレイ部という繰り返し素子
の多い場所において、目的メモリセルへのライトは、デ
ータ転送のためのライトバス対、および誤ライトを防ぐ
ための制御信号線で制御されており、素子，信号線とも
従来の制御方式では最小となっており、これ以上の低減
は難しいからである。
の多い場所において、目的メモリセルへのライトは、デ
ータ転送のためのライトバス対、および誤ライトを防ぐ
ための制御信号線で制御されており、素子，信号線とも
従来の制御方式では最小となっており、これ以上の低減
は難しいからである。
【００１１】本発明の目的は、チップ面積を削減した半
導体記憶装置を提供することにある。
導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルと一つのセンスアンプからなるデ
ィジット線対と、ディジット線対を複数接続したライト
データ用入力信号線対（ライトバス対）およびリード用
出力信号線対（リードバス対）と、アドレス信号により
生成される選択信号により選択されたディジット線対と
前記ライトバス対およびリードバス対の接続を行うＹス
イッチ（ＹＳＷ）を有し、クロックに同期して前記ライ
トバス対に共通入出力データ信号線（ＲＷＢＳ線）のデ
ータを書き込む制御を行うライトデータ用制御回路を有
する半導体記憶装置において、前記ライトデータ用制御
回路内に前記ＹＳＷの切り替わり時に前記ライトバス対
を同電位にプリチャージするプリチャージ回路を設けた
ことを特徴とする。
は、複数のメモリセルと一つのセンスアンプからなるデ
ィジット線対と、ディジット線対を複数接続したライト
データ用入力信号線対（ライトバス対）およびリード用
出力信号線対（リードバス対）と、アドレス信号により
生成される選択信号により選択されたディジット線対と
前記ライトバス対およびリードバス対の接続を行うＹス
イッチ（ＹＳＷ）を有し、クロックに同期して前記ライ
トバス対に共通入出力データ信号線（ＲＷＢＳ線）のデ
ータを書き込む制御を行うライトデータ用制御回路を有
する半導体記憶装置において、前記ライトデータ用制御
回路内に前記ＹＳＷの切り替わり時に前記ライトバス対
を同電位にプリチャージするプリチャージ回路を設けた
ことを特徴とする。
【００１３】本発明に係るライトデータ用制御回路は、
ライトバス対にライト制御を付加することにより、チッ
プ面積の削減を行う。
ライトバス対にライト制御を付加することにより、チッ
プ面積の削減を行う。
【００１４】この手段として任意のメモリセルへのライ
ト動作に差電位を必要とするセンスアンプの特性を活か
し、ライトバス対の信号線対を同電位にプリチャージす
る期間を設け、その期間内にＹＳＷを変更することによ
り、素子数を削減しつつ誤ライトを防ぐ従来と同等の機
能を有する。
ト動作に差電位を必要とするセンスアンプの特性を活か
し、ライトバス対の信号線対を同電位にプリチャージす
る期間を設け、その期間内にＹＳＷを変更することによ
り、素子数を削減しつつ誤ライトを防ぐ従来と同等の機
能を有する。
【００１５】本発明によれば、データ書き込み用の信号
線にライト制御用の信号を付加している。このためアレ
イ部内のライト制御専用の信号線およびトランスファー
ゲート回路を必要とせず削減することができる。
線にライト制御用の信号を付加している。このためアレ
イ部内のライト制御専用の信号線およびトランスファー
ゲート回路を必要とせず削減することができる。
【００１６】
【発明の実施の形態】本発明のＤＲＡＭのセンスアンプ
からＲＷＢＳ線までの接続部分は図１に示すように、デ
ィジット線対，センスアンプ，第１トランスファーゲー
ト１（ＴＧ）１，ライトバス対，リードバス対，データ
用制御回路３，リードデータ用制御回路７，ＲＷＢＳ線
から構成される。
からＲＷＢＳ線までの接続部分は図１に示すように、デ
ィジット線対，センスアンプ，第１トランスファーゲー
ト１（ＴＧ）１，ライトバス対，リードバス対，データ
用制御回路３，リードデータ用制御回路７，ＲＷＢＳ線
から構成される。
【００１７】本発明は、ＲＷＢＳ線とライトバス対を結
ぶライトデータ用制御回路３を備え、ライトバス対とデ
ィジット線対およびセンスアンプとの間にＴＧ１を備え
た構成を有している。
ぶライトデータ用制御回路３を備え、ライトバス対とデ
ィジット線対およびセンスアンプとの間にＴＧ１を備え
た構成を有している。
【００１８】本発明のＤＲＡＭのライト動作の波形図を
図２に示す。ライト動作は、まずライト時に動作する回
路を選択するＷＣＴＲＬによって、ライトバス対とライ
トデータ用制御回路３の出力信号が接続される。次に外
部から取り込まれるアドレス信号で選択されるＹＳＷ１
によってＴＧ１が導通状態となり、ライトバス対とディ
ジット線対が接続される。その後、外部信号に同期して
ライト時のみに生成されるクロッキング動作を行うＷＣ
ＬＫの動作期間にライトデータ用制御回路３が活性化
し、外部よりすでにライトデータが与えられているＲＷ
ＢＳ線のデータがライトバス対に伝達される。すでにＹ
ＳＷ１が選択されてＴＧ１が導通状態となっておりライ
トバス対とディジット線対は接続状態となっているの
で、ライトバス対のデータがディジット線対１に伝達さ
れ、目的のメモリセルへの書き込みを行っている。
図２に示す。ライト動作は、まずライト時に動作する回
路を選択するＷＣＴＲＬによって、ライトバス対とライ
トデータ用制御回路３の出力信号が接続される。次に外
部から取り込まれるアドレス信号で選択されるＹＳＷ１
によってＴＧ１が導通状態となり、ライトバス対とディ
ジット線対が接続される。その後、外部信号に同期して
ライト時のみに生成されるクロッキング動作を行うＷＣ
ＬＫの動作期間にライトデータ用制御回路３が活性化
し、外部よりすでにライトデータが与えられているＲＷ
ＢＳ線のデータがライトバス対に伝達される。すでにＹ
ＳＷ１が選択されてＴＧ１が導通状態となっておりライ
トバス対とディジット線対は接続状態となっているの
で、ライトバス対のデータがディジット線対１に伝達さ
れ、目的のメモリセルへの書き込みを行っている。
【００１９】また、バーストライト等の高速アクセスの
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、ライトデータ用制御回
路３内部では、このＷＣＬＫがＬＯＷとなっている期間
に、ライトバス対を共に所定の電圧へのプリチャージを
行う。こうすることにより、ライトバス対と瞬間的に接
続状態となったディジット線対も同電位となり、メモリ
セルのデータをそのまま保持することができ、データ破
壊が起こらないようになる。
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、ライトデータ用制御回
路３内部では、このＷＣＬＫがＬＯＷとなっている期間
に、ライトバス対を共に所定の電圧へのプリチャージを
行う。こうすることにより、ライトバス対と瞬間的に接
続状態となったディジット線対も同電位となり、メモリ
セルのデータをそのまま保持することができ、データ破
壊が起こらないようになる。
【００２０】またライト動作時以外の状態では、非選択
状態のＷＣＴＲＬによりライトデータ用制御回路３が非
活性化されて、ライトバス対とＲＷＢＳ線は切断されて
いるので、ライトバス対はハイ・インピーダンス状態と
なっている。
状態のＷＣＴＲＬによりライトデータ用制御回路３が非
活性化されて、ライトバス対とＲＷＢＳ線は切断されて
いるので、ライトバス対はハイ・インピーダンス状態と
なっている。
【００２１】
【実施例】図３および図４は本発明の第１の実施例を示
すもので、図３は本実施例のＤＲＡＭのセンスアンプか
らＲＷＢＳ線までの接続状態を示し、ディジット線対，
センスアンプ，第１のトランスファーゲート１（ＴＧ
１），ライトバス対，リードバス対，データ用制御回路
３，リードデータ用制御回路７，ＲＷＢＳ線から構成さ
れる。
すもので、図３は本実施例のＤＲＡＭのセンスアンプか
らＲＷＢＳ線までの接続状態を示し、ディジット線対，
センスアンプ，第１のトランスファーゲート１（ＴＧ
１），ライトバス対，リードバス対，データ用制御回路
３，リードデータ用制御回路７，ＲＷＢＳ線から構成さ
れる。
【００２２】本実施例のＤＲＡＭは、ＲＷＢＳ線とライ
トバス対を結ぶライトデータ用制御回路３を備え、ライ
トバス対とディジット線対およびセンスアンプとの間に
ＴＧ１を備えた構成を有している。
トバス対を結ぶライトデータ用制御回路３を備え、ライ
トバス対とディジット線対およびセンスアンプとの間に
ＴＧ１を備えた構成を有している。
【００２３】図４はライトデータ用制御回路３の詳細図
である。ライトデータ用制御回路３は、データ制御回路
５，接続制御回路６（ＣＣＴＲＬ）で構成される。本実
施例のライト用データ制御回路３は、ＲＷＢＳとライト
バスの間にデータ制御回路５およびＣＣＴＲＬ６を設け
た構成を有している。
である。ライトデータ用制御回路３は、データ制御回路
５，接続制御回路６（ＣＣＴＲＬ）で構成される。本実
施例のライト用データ制御回路３は、ＲＷＢＳとライト
バスの間にデータ制御回路５およびＣＣＴＲＬ６を設け
た構成を有している。
【００２４】本発明のＤＲＡＭのライト動作は、まずラ
イト時に動作する回路を選択するＷＣＴＲＬによってＣ
ＣＴＲＬ６が活性状態となり、ライトバス対とデータ制
御回路５の出力信号が接続される。次に外部から取り込
まれるアドレス信号で選択されるＹＳＷ１によってＴＧ
１が導通状態となり、ライトバス対とディジット線対が
接続される。
イト時に動作する回路を選択するＷＣＴＲＬによってＣ
ＣＴＲＬ６が活性状態となり、ライトバス対とデータ制
御回路５の出力信号が接続される。次に外部から取り込
まれるアドレス信号で選択されるＹＳＷ１によってＴＧ
１が導通状態となり、ライトバス対とディジット線対が
接続される。
【００２５】その後、外部信号に同期してライト時のみ
に生成されるクロッキング動作を行うＷＣＬＫの動作期
間にデータ制御回路５が活性化し、外部よりすでにライ
トデータが与えられているＲＷＢＳ線のデータがライト
バス対に伝達される。すでにＹＳＷ１が選択されてＴＧ
１が導通状態となっており、ライトバス対とディジット
線対は接続状態となっているので、ライトバス対のデー
タがディジット線対１に伝達され、目的のメモリセルへ
の書き込みが行われる。
に生成されるクロッキング動作を行うＷＣＬＫの動作期
間にデータ制御回路５が活性化し、外部よりすでにライ
トデータが与えられているＲＷＢＳ線のデータがライト
バス対に伝達される。すでにＹＳＷ１が選択されてＴＧ
１が導通状態となっており、ライトバス対とディジット
線対は接続状態となっているので、ライトバス対のデー
タがディジット線対１に伝達され、目的のメモリセルへ
の書き込みが行われる。
【００２６】また、バーストライト等の高速アクセスの
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、データ制御回路５によ
りこのＷＣＬＫがＬＯＷとなっている期間に、ライトバ
ス対を共にＶＣＣ電位へのプリチャージを行う。こうす
ることにより、ライトバス対と瞬間的に接続状態となっ
たディジット線も同電位となり、メモリセルのデータを
そのまま保持することができ、データ破壊が起こらない
ようになる。
場合、クロックに同期してＹＳＷが連続して変化するこ
とになる。このＹＳＷの切り替わり時にＷＣＬＫがＬＯ
Ｗとなるように制御されており、データ制御回路５によ
りこのＷＣＬＫがＬＯＷとなっている期間に、ライトバ
ス対を共にＶＣＣ電位へのプリチャージを行う。こうす
ることにより、ライトバス対と瞬間的に接続状態となっ
たディジット線も同電位となり、メモリセルのデータを
そのまま保持することができ、データ破壊が起こらない
ようになる。
【００２７】またライト動作時以外の状態では、動作停
止期間のＷＣＬＫによりライトデータ用制御回路３から
は同電位が出力されているが、非選択状態のＷＣＴＲＬ
によりＣＣＴＲＬ６によってライトバス対とデータ制御
回路５の出力信号とは切断されているので、ライトバス
対とはハイインピーダンス状態となっている。
止期間のＷＣＬＫによりライトデータ用制御回路３から
は同電位が出力されているが、非選択状態のＷＣＴＲＬ
によりＣＣＴＲＬ６によってライトバス対とデータ制御
回路５の出力信号とは切断されているので、ライトバス
対とはハイインピーダンス状態となっている。
【００２８】図５は本発明の第２の実施例を示し、ライ
トバス対のプリチャージをＧＮＤ電位とする例である。
トバス対のプリチャージをＧＮＤ電位とする例である。
【００２９】本実施例は、第１の実施例で図４に示した
ライトバス対のプリチャージ電位およびデータ制御回路
５が異なるだけで制御動作の基本的な相違はない。
ライトバス対のプリチャージ電位およびデータ制御回路
５が異なるだけで制御動作の基本的な相違はない。
【００３０】図６は本発明の第３の実施例を示し、ライ
トバス対のプリチャージを１／２ＶＣＣ電位（ＨＶＣ
Ｃ）とする例である。
トバス対のプリチャージを１／２ＶＣＣ電位（ＨＶＣ
Ｃ）とする例である。
【００３１】本実施例は第１の実施例で図４に示したラ
イトバス対のプリチャージ電位およびデータ制御回路５
が異なるだけで制御動作の基本的な相違はない。
イトバス対のプリチャージ電位およびデータ制御回路５
が異なるだけで制御動作の基本的な相違はない。
【００３２】図７は本発明の第４の実施例を示し、ライ
トバス対のプリチャージをＶＣＣ電位とする例である。
トバス対のプリチャージをＶＣＣ電位とする例である。
【００３３】本実施例は第１の実施例で図４に示したラ
イトバス対のデータ制御回路５およびＣＣＲＴＬ６が異
なるだけで制御動作の基本的な相違はない。
イトバス対のデータ制御回路５およびＣＣＲＴＬ６が異
なるだけで制御動作の基本的な相違はない。
【００３４】
【発明の効果】本発明によれば、従来と同様にＹＳＷの
連続的な変更時にデータの破損をすることなく、アレイ
部センスアンプ列毎にＷＣＲＴＬ信号およびＴＧ２用ト
ランジスタを削除することができ、チップ面積の削減を
行うことができる。
連続的な変更時にデータの破損をすることなく、アレイ
部センスアンプ列毎にＷＣＲＴＬ信号およびＴＧ２用ト
ランジスタを削除することができ、チップ面積の削減を
行うことができる。
【００３５】例えば０．３５μｍプロセスにおいては、
各センスアンプ列あたり２．３μｍの縮小が可能であ
り、１６ＭシンクロナスＤＲＡＭにおいて、０．２１ｍ
ｍ2 のチップ面積の削減を行うことができる。
各センスアンプ列あたり２．３μｍの縮小が可能であ
り、１６ＭシンクロナスＤＲＡＭにおいて、０．２１ｍ
ｍ2 のチップ面積の削減を行うことができる。
【図１】本発明のアレイ部近辺のライト回路の構成図で
ある。
ある。
【図２】本発明のライト系の動作を示す波形図である。
【図３】本発明の第１の実施例としてプリチャージをＶ
ＣＣ電位とした例を示す図である。
ＣＣ電位とした例を示す図である。
【図４】第１の実施例のライトデータ制御回路の一例を
表す図である。
表す図である。
【図５】本発明の第２の実施例としてプリチャージをＧ
ＮＤ電位とした場合のライトデータ制御回路の一例を示
す図である。
ＮＤ電位とした場合のライトデータ制御回路の一例を示
す図である。
【図６】本発明の第３の実施例としてプリチャージをＨ
ＶＣＣ電位とした場合のライトデータ制御回路の一例を
示す図である。
ＶＣＣ電位とした場合のライトデータ制御回路の一例を
示す図である。
【図７】本発明の第４の実施例としてプリチャージをＶ
ＣＣ電位とした場合のライトデータ制御回路の一例を示
す図である。
ＣＣ電位とした場合のライトデータ制御回路の一例を示
す図である。
【図８】従来のアレイ部近辺のライト回路の構成を表す
ブロック図である。
ブロック図である。
【図９】従来のライト系の動作を表す波形図である。
【図１０】ＹＳＷの切り替え時にマルチアドレスとなる
一例を表す図である。
一例を表す図である。
１ ＴＧ１（ＹＳＷ用トランスファーゲート） ２ ＴＧ２（ＷＣＬＫ用トランスファーゲート） ３ ライトデータ用制御回路ブロック ４ ＢＵＦ（バッファ回路） ５ データ制御回路 ６ ＣＣＴＲＬ（接続制御回路） ７ リードデータ用制御回路
Claims (7)
- 【請求項１】複数のメモリセルと一つのセンスアンプか
らなるディジット線対と、 ディジット線対を複数接続したライトデータ用入力信号
線対およびリード用出力信号線対と、 アドレス信号により生成される選択信号により選択され
たディジット線対と前記ライトデータ用入力信号線対お
よびリード用出力信号線対との接続を行うＹスイッチ
と、 クロックに同期して前記ライトデータ用入力信号線対に
共通入出力データ信号線対のデータを書き込む制御を行
うライトデータ用制御回路と、を有することを特徴とす
る半導体記憶装置。 - 【請求項２】複数のメモリセルと一つのセンスアンプか
らなるディジット線対と、ディジット線対を複数接続し
たライトデータ用入力信号線対およびリード用出力信号
線対と、アドレス信号により生成される選択信号により
選択されたディジット線対と前記ライトデータ用入力信
号線対およびリード用出力信号線対との接続を行うＹス
イッチを有し、クロックに同期して前記ライトデータ用
入力信号線対に共通入出力データ信号線対のデータを書
き込む制御を行うライトデータ用制御回路を有する半導
体記憶装置であって、 前記ライトデータ用制御回路内に、前記Ｙスイッチの切
り替わり時に前記ライトデータ用入力信号線対を同電位
にプリチャージするプリチャージ回路を設けたことを特
徴とする半導体記憶装置。 - 【請求項３】ライト時に動作する回路を選択するライト
コントロール信号と、前記クロックに同期して生成され
ライト時に動作する回路へ供給されるライトクロック信
号とを有し、前記プリチャージ回路は、前記ライトコン
トロール信号が選択状態かつライトクロック信号が動作
停止期間の時にプリチャージを行うことを特徴とする請
求項２記載の半導体記憶装置。 - 【請求項４】前記ライトデータ用制御回路は、前記ライ
トコントロール信号が非選択状態の時に、出力をハイ・
インピーダンスにすることを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項５】前記プリチャージの電位が、ＧＮＤ電位で
あることを特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】前記プリチャージの電位が、１／２ＶＣＣ
電位であることを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項７】前記プリチャージの電位が、ＶＣＣ電位で
あることを特徴とする請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16972797A JP3184118B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16972797A JP3184118B2 (ja) | 1997-06-26 | 1997-06-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116355A true JPH1116355A (ja) | 1999-01-22 |
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