JP4375644B2 - 感知増幅器制御装置を有する半導体メモリー装置 - Google Patents
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体装置に関し、特に、正データ入出力ラインと負データ入出力ラインとの間の電圧差を増加させて感知増幅器の感度を向上させることのできる感知増幅器制御装置を有する半導体メモリー装置に関する。
【０００２】
【従来の技術】
半導体メモリー装置で、特定メモリーセルから読み出したデータは、データ入出力ライン対を介して感知増幅器に伝送され、感知増幅器は、データ入出力ライン対の小さい電圧差を感知して所定のロジックレベルを有する増幅された信号を出力する。
【０００３】
図１は、２段感知増幅器構造を含んでいる従来の半導体メモリー装置を示すブロック図である。
【０００４】
図１を参照すれば、従来の半導体メモリー装置は、メモリーセル１１、第１感知増幅器１２、第２感知増幅器１３、及び遅延部１４から構成される。
【０００５】
読出し動作の時、メモリーセル１１に格納されたデータは、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴに応答して読み出され、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢに印加される。次いで、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥに応答してイネーブルされた第１感知増幅器１２は、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差を感知して増幅し、増幅された信号を生成する。
【０００６】
遅延部１４は、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥを所定時間遅延して、遅延された感知増幅器ストローブ信号を出力する。次いで、第２感知増幅器１３は、遅延された感知増幅器ストローブ信号に応答して上記増幅された信号を感知増幅する。
【０００７】
上述した２段感知増幅器構造を有する従来の半導体メモリー装置で、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差が二つの感知増幅器１２、１３を介して大きく増加され、多様なノイズ要素による誤動作を効果的に防止できる。
【０００８】
しかし、第２感知増幅器１３は、第１感知増幅器１２が動作した後、所定の時間が過ぎた後に動作するために、半導体メモリー装置の動作速度が制限されるという問題点がある。
【０００９】
【発明が解決しようとする課題】
したがって、本発明は、従来の半導体メモリー装置における問題点に鑑みてなされたものであって、正データ入出力ラインと負データ入出力ラインとの電圧差を増加させて感知増幅器の感度を増加させることのできる感知増幅器制御装置を提供することにその目的がある。
【００１０】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による感知増幅器制御装置を有する半導体メモリー装置は、半導体メモリー装置において、データの格納のための多数のメモリーセルと、前記メモリーセルに連結されてデータを伝送し、正データ入出力ラインと負データ入出力ラインとからなるデータ入出力ライン対と、前記正データ入出力ラインと前記負データ入出力ラインとの間の電圧差を感知して増幅するための感知増幅手段と、第１端子が前記正データ入出力ラインに連結されているキャパシタと、第１制御信号に応答して前記データ入出力ライン対に印加されたデータを前記キャパシタの両端子に伝送するための第１スイッチング手段と、第２制御信号に応答して、前記キャパシタの第２端子を前記データ入出力ライン対に連結させるための第２スイッチング手段とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図２は、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の概略を示す回路図である。
【００１３】
図２を参照すれば、本発明にかかる半導体メモリー装置は、メモリーセル２１、感知増幅器２２、正データ入出力ラインＤＢと負データ入出力ラインＤＢ／との間に連結されたキャパシタＣ２１、データ入出力ライン対ＤＢとＤＢ／に印加されたデータを第１制御信号ＳＷ＿ＣＮＴ１に応答するキャパシタＣ２１の二つの端子に伝送する第１スイッチング部２３、及び第２制御信号ＳＷ＿ＣＮＴ２に応答してデータ入出力ライン対のいずれか一つのライン（例えば、ＤＢ）とキャパシタＣ２１の片側の端子に連結された第２スイッチング部２４からなる。
【００１４】
この場合、第１制御信号ＳＷ＿ＣＮＴ１は、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴと反転された感知増幅器ストローブ信号とを否定論理積した信号であり、第２制御信号ＳＷ＿ＣＮＴ２は、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴと感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥとを否定論理積した後、遅延部２５により所定時間遅延された信号である。
【００１５】
キャパシタＣ２１のキャパシタンスは、感知増幅器の入力端子の静電容量より大きく、データ入出力ライン対の寄生静電容量より小さい値を有する。
【００１６】
第１スイッチング部２３は、第１制御信号ＳＷ＿ＣＮＴ１に応答して正データ入出力ラインＤＢを感知増幅器２２の片側の入力端子に連結させるＰＭＯＳトランジスタＭＰ２１、キャパシタＣ２１と負データ入出力ライン／ＤＢとの間に連結され、ゲートで第１制御信号ＳＷ＿ＣＮＴ１を入力されるＰＭＯＳトランジスタＭ２２からなる。
【００１７】
第２スイッチング部２４は、キャパシタＣ２１の片側の端子と正データ入出力ラインＤＢとの間に連結されゲートで第２制御信号ＳＷ＿ＣＮＴ２を入力されるＰＭＯＳトランジスタＭＰ２３により具現される。
【００１８】
以下、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の動作を、図２を参照しながら説明する。
【００１９】
カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴが活性化されれば、第１スイッチング部２３に含まれたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２がターンオンされてメモリーセル２１から読み出したデータに該当する電位がキャパシタＣ２１の二つの端子に印加される。
【００２０】
次いで、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥがローレベルに活性化されれば、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ハイレベルの第２制御信号ＳＷ＿ＣＮＴ２に応答してターンオフされる。
【００２１】
この場合、キャパシタＣ２１の二つの端子の中、感知増幅器２２の片側の入力端子に連結されていないキャパシタＣ２１の他側の端子は、第２スイッチング部２４に電気的に接続される。結局、第２スイッチング部２４に含まれているＰＭＯＳトランジスタＭＰ２３は、活性化された感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥに応答してターンオンされる。
【００２２】
この場合、遅延部２５は、第１スイッチング部２３がターンオフされる前に第２スイッチング部２４がターンオンされることを防止するための最小限の遅延時間を有している。すなわち、ＰＭＯＳトランジスタＭＰ３がターンオンされてキャパシタＣ２１の二つの端子に印加される電位によるデータ損傷を効果的に防止できる。
【００２３】
ＰＭＯＳトランジスタＭＰ２３がターンオンされれば、キャパシタＣ２１の片側の端子は、正データ入出力ラインＤＢに電気的に接続される。したがって、正データ入出力ラインＤＢの電位がキャパシタＣ２１に誘導された電圧差により増加することとなる。
【００２４】
したがって、感知増幅器２２に入力される電圧差は、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差の二倍となる。
【００２５】
図３は、本発明にかかる感知動作及び従来の技術にかかる感知動作を比較したシミュレーションを示す図面である。図面から分かるように、従来の感知動作と比較すると、本発明にかかる電圧差がさらに大きくなることによって、感知増幅器の感度が大きく向上される。
【００２６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２７】
【発明の効果】
上述したように、本発明にかかる感知増幅器制御装置は、正データラインと負データラインとの間の電圧差を感知動作前に約二倍に増幅して感知増幅器に伝達することによって、感知増幅器の感度を向上させることができる。
【図面の簡単な説明】
【図１】２段感知増幅器構造を含んでいる従来の半導体メモリー装置を示すブロック図である。
【図２】本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の概略を示す回路図である。
【図３】従来の技術と本発明とを比較した感知増幅動作のシミュレーション結果を示すグラフである。
【符号の説明】
２１ メモリーセル
２２ 感知増幅器
２３ 第１スイッチング部
２４ 第２スイッチング部
２５、２６ 遅延部
【発明が属する技術分野】
本発明は、半導体装置に関し、特に、正データ入出力ラインと負データ入出力ラインとの間の電圧差を増加させて感知増幅器の感度を向上させることのできる感知増幅器制御装置を有する半導体メモリー装置に関する。
【０００２】
【従来の技術】
半導体メモリー装置で、特定メモリーセルから読み出したデータは、データ入出力ライン対を介して感知増幅器に伝送され、感知増幅器は、データ入出力ライン対の小さい電圧差を感知して所定のロジックレベルを有する増幅された信号を出力する。
【０００３】
図１は、２段感知増幅器構造を含んでいる従来の半導体メモリー装置を示すブロック図である。
【０００４】
図１を参照すれば、従来の半導体メモリー装置は、メモリーセル１１、第１感知増幅器１２、第２感知増幅器１３、及び遅延部１４から構成される。
【０００５】
読出し動作の時、メモリーセル１１に格納されたデータは、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴに応答して読み出され、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢに印加される。次いで、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥに応答してイネーブルされた第１感知増幅器１２は、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差を感知して増幅し、増幅された信号を生成する。
【０００６】
遅延部１４は、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥを所定時間遅延して、遅延された感知増幅器ストローブ信号を出力する。次いで、第２感知増幅器１３は、遅延された感知増幅器ストローブ信号に応答して上記増幅された信号を感知増幅する。
【０００７】
上述した２段感知増幅器構造を有する従来の半導体メモリー装置で、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差が二つの感知増幅器１２、１３を介して大きく増加され、多様なノイズ要素による誤動作を効果的に防止できる。
【０００８】
しかし、第２感知増幅器１３は、第１感知増幅器１２が動作した後、所定の時間が過ぎた後に動作するために、半導体メモリー装置の動作速度が制限されるという問題点がある。
【０００９】
【発明が解決しようとする課題】
したがって、本発明は、従来の半導体メモリー装置における問題点に鑑みてなされたものであって、正データ入出力ラインと負データ入出力ラインとの電圧差を増加させて感知増幅器の感度を増加させることのできる感知増幅器制御装置を提供することにその目的がある。
【００１０】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による感知増幅器制御装置を有する半導体メモリー装置は、半導体メモリー装置において、データの格納のための多数のメモリーセルと、前記メモリーセルに連結されてデータを伝送し、正データ入出力ラインと負データ入出力ラインとからなるデータ入出力ライン対と、前記正データ入出力ラインと前記負データ入出力ラインとの間の電圧差を感知して増幅するための感知増幅手段と、第１端子が前記正データ入出力ラインに連結されているキャパシタと、第１制御信号に応答して前記データ入出力ライン対に印加されたデータを前記キャパシタの両端子に伝送するための第１スイッチング手段と、第２制御信号に応答して、前記キャパシタの第２端子を前記データ入出力ライン対に連結させるための第２スイッチング手段とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の実施の形態の具体例を図面を参照しながら説明する。
【００１２】
図２は、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の概略を示す回路図である。
【００１３】
図２を参照すれば、本発明にかかる半導体メモリー装置は、メモリーセル２１、感知増幅器２２、正データ入出力ラインＤＢと負データ入出力ラインＤＢ／との間に連結されたキャパシタＣ２１、データ入出力ライン対ＤＢとＤＢ／に印加されたデータを第１制御信号ＳＷ＿ＣＮＴ１に応答するキャパシタＣ２１の二つの端子に伝送する第１スイッチング部２３、及び第２制御信号ＳＷ＿ＣＮＴ２に応答してデータ入出力ライン対のいずれか一つのライン（例えば、ＤＢ）とキャパシタＣ２１の片側の端子に連結された第２スイッチング部２４からなる。
【００１４】
この場合、第１制御信号ＳＷ＿ＣＮＴ１は、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴと反転された感知増幅器ストローブ信号とを否定論理積した信号であり、第２制御信号ＳＷ＿ＣＮＴ２は、カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴと感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥとを否定論理積した後、遅延部２５により所定時間遅延された信号である。
【００１５】
キャパシタＣ２１のキャパシタンスは、感知増幅器の入力端子の静電容量より大きく、データ入出力ライン対の寄生静電容量より小さい値を有する。
【００１６】
第１スイッチング部２３は、第１制御信号ＳＷ＿ＣＮＴ１に応答して正データ入出力ラインＤＢを感知増幅器２２の片側の入力端子に連結させるＰＭＯＳトランジスタＭＰ２１、キャパシタＣ２１と負データ入出力ライン／ＤＢとの間に連結され、ゲートで第１制御信号ＳＷ＿ＣＮＴ１を入力されるＰＭＯＳトランジスタＭ２２からなる。
【００１７】
第２スイッチング部２４は、キャパシタＣ２１の片側の端子と正データ入出力ラインＤＢとの間に連結されゲートで第２制御信号ＳＷ＿ＣＮＴ２を入力されるＰＭＯＳトランジスタＭＰ２３により具現される。
【００１８】
以下、本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の動作を、図２を参照しながら説明する。
【００１９】
カラム選択信号ＣＯＬＵＭＮ＿ＳＥＬＥＣＴが活性化されれば、第１スイッチング部２３に含まれたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２がターンオンされてメモリーセル２１から読み出したデータに該当する電位がキャパシタＣ２１の二つの端子に印加される。
【００２０】
次いで、感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥがローレベルに活性化されれば、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ハイレベルの第２制御信号ＳＷ＿ＣＮＴ２に応答してターンオフされる。
【００２１】
この場合、キャパシタＣ２１の二つの端子の中、感知増幅器２２の片側の入力端子に連結されていないキャパシタＣ２１の他側の端子は、第２スイッチング部２４に電気的に接続される。結局、第２スイッチング部２４に含まれているＰＭＯＳトランジスタＭＰ２３は、活性化された感知増幅器ストローブ信号ＳＡ＿ＳＴＲＯＢＥに応答してターンオンされる。
【００２２】
この場合、遅延部２５は、第１スイッチング部２３がターンオフされる前に第２スイッチング部２４がターンオンされることを防止するための最小限の遅延時間を有している。すなわち、ＰＭＯＳトランジスタＭＰ３がターンオンされてキャパシタＣ２１の二つの端子に印加される電位によるデータ損傷を効果的に防止できる。
【００２３】
ＰＭＯＳトランジスタＭＰ２３がターンオンされれば、キャパシタＣ２１の片側の端子は、正データ入出力ラインＤＢに電気的に接続される。したがって、正データ入出力ラインＤＢの電位がキャパシタＣ２１に誘導された電圧差により増加することとなる。
【００２４】
したがって、感知増幅器２２に入力される電圧差は、正データ入出力ラインＤＢと負データ入出力ライン／ＤＢとの間の電圧差の二倍となる。
【００２５】
図３は、本発明にかかる感知動作及び従来の技術にかかる感知動作を比較したシミュレーションを示す図面である。図面から分かるように、従来の感知動作と比較すると、本発明にかかる電圧差がさらに大きくなることによって、感知増幅器の感度が大きく向上される。
【００２６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２７】
【発明の効果】
上述したように、本発明にかかる感知増幅器制御装置は、正データラインと負データラインとの間の電圧差を感知動作前に約二倍に増幅して感知増幅器に伝達することによって、感知増幅器の感度を向上させることができる。
【図面の簡単な説明】
【図１】２段感知増幅器構造を含んでいる従来の半導体メモリー装置を示すブロック図である。
【図２】本発明にかかる感知増幅器制御装置を有する半導体メモリー装置の概略を示す回路図である。
【図３】従来の技術と本発明とを比較した感知増幅動作のシミュレーション結果を示すグラフである。
【符号の説明】
２１ メモリーセル
２２ 感知増幅器
２３ 第１スイッチング部
２４ 第２スイッチング部
２５、２６ 遅延部
Claims (7)
- 半導体メモリー装置において、
データの格納のための多数のメモリーセルと、
前記メモリーセルに連結されてデータを伝送し、正データ入出力ラインと負データ入出力ラインとからなるデータ入出力ライン対と、
前記正データ入出力ラインと前記負データ入出力ラインとの間の電圧差を感知して増幅するための感知増幅手段と、
第１端子が前記正データ入出力ラインに連結されているキャパシタと、
第１制御信号に応答して前記データ入出力ライン対に印加されたデータを前記キャパシタの両端子に伝送するための第１スイッチング手段と、
第２制御信号に応答して、前記キャパシタの第２端子を前記データ入出力ライン対に連結させるための第２スイッチング手段とを含んでなることを特徴とする感知増幅器制御装置を有する半導体メモリー装置。 - 前記第１制御信号は、カラム選択信号と、前記感知増幅手段をイネーブルさせる感知増幅器ストローブ信号の反転信号とを否定論理積した信号であることを特徴とする請求項１に記載の感知増幅器制御装置を有する半導体メモリー装置。
- 前記第２制御信号は、前記カラム選択信号と前記感知増幅器ストローブ信号とを否定論理積した信号であることを特徴とする請求項２に記載の感知増幅器制御装置を有する半導体メモリー装置。
- 前記第１スイッチング手段は、第１制御信号に応答して前記データ入出力ライン対を前記感知増幅手段の片側の入力端子に連結させるための第１ＰＭＯＳトランジスタと、
前記キャパシタの第２端子と前記負データ入出力ラインとの間に連結され、ゲートに前記第１制御信号が入力されるＰＭＯＳトランジスタであることを特徴とする請求項３に記載の感知増幅器制御装置を有する半導体メモリー装置。 - 前記第２スイッチング手段は、前記キャパシタの第２端子と前記正データ入出力ラインとの間に連結され、ゲートに前記第２制御信号が入力されるＰＭＯＳトランジスタであることを特徴とする請求項４に記載の感知増幅器制御装置を有する半導体メモリー装置。
- 前記カラム選択信号及び前記感知増幅器ストローブ信号を否定論理積した信号を所定時間遅延して、遅延された信号を前記第２制御信号として前記第２スイッチング手段に出力する遅延手段をさらに含んでなることを特徴とする請求項１または２に記載の感知増幅器制御装置を有する半導体メモリー装置。
- 前記キャパシタのキャパシタンスが前記感知増幅手段の入力端子の静電容量より大きく、前記データ入出力ライン対の寄生静電容量より小さいことを特徴とする請求項１に記載の感知増幅器制御装置を有する半導体メモリー装置。
Applications Claiming Priority (2)
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| JP2000391303A Expired - Fee Related JP4375644B2 (ja) | 1999-12-28 | 2000-12-22 | 感知増幅器制御装置を有する半導体メモリー装置 |
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