JP3077651B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、内部に複数のバンクを有する半導体記憶装
置に関する。
関し、特に、内部に複数のバンクを有する半導体記憶装
置に関する。
【０００２】
【従来の技術】従来の複数のバンクを有する半導体記憶
装置について説明する。図９は、従来の半導体記憶装置
の回路配置図であり、上部にＡバンク、下部にＢバンク
と、メモリセルが複数のバンクに区分配置され、これら
のバンク間に、各バンクのメモリセルに対して読み出し
再書き込み動作を行うためにセンスアンプのソース節点
をドライブする回路（以下、ＳＡＰＮ回路）が配置され
ている。図７はこの半導体記憶装置の回路接続図、図８
は図７の回路の動作タイミングチャートである。
装置について説明する。図９は、従来の半導体記憶装置
の回路配置図であり、上部にＡバンク、下部にＢバンク
と、メモリセルが複数のバンクに区分配置され、これら
のバンク間に、各バンクのメモリセルに対して読み出し
再書き込み動作を行うためにセンスアンプのソース節点
をドライブする回路（以下、ＳＡＰＮ回路）が配置され
ている。図７はこの半導体記憶装置の回路接続図、図８
は図７の回路の動作タイミングチャートである。
【０００３】図７において、上部にＡバンクのメモリセ
ルエリア（１）、下部にＢバンクのメモリセルエリア
（１５）が配置され、Ａバンクのメモリセルエリアに
は、メモリセル（２）と、メモリセルとビット線１
（５）とを接続するセルトランジスタ（３）があり、セ
ルトランジスタ（３）のゲートにはワード線（４）が接
続されている。ビット線１、２（５、６）は、ビット線
間の電位差を増幅するセンスアンプ（７）に接続され、
センスアンプのＰchソース電位およびＮchソース電位
は、メモリセルエリア（１）の下側に配置されたＳＡＰ
出力Ｐchトランジスタ（１１）およびＳＡＮ出力Ｎchト
ランジスタ（１２）から、ＳＡＰ配線（９）およびＳＡ
Ｎ配線（８）を経由してそれぞれ供給される。ＳＡＰ出
力ＰchトランジスタおよびＳＡＮ出力Ｎchトランジスタ
のゲートはＳＥ信号（１４）により制御される。下部の
Ｂバンクにも同様な構成の素子群がある。
ルエリア（１）、下部にＢバンクのメモリセルエリア
（１５）が配置され、Ａバンクのメモリセルエリアに
は、メモリセル（２）と、メモリセルとビット線１
（５）とを接続するセルトランジスタ（３）があり、セ
ルトランジスタ（３）のゲートにはワード線（４）が接
続されている。ビット線１、２（５、６）は、ビット線
間の電位差を増幅するセンスアンプ（７）に接続され、
センスアンプのＰchソース電位およびＮchソース電位
は、メモリセルエリア（１）の下側に配置されたＳＡＰ
出力Ｐchトランジスタ（１１）およびＳＡＮ出力Ｎchト
ランジスタ（１２）から、ＳＡＰ配線（９）およびＳＡ
Ｎ配線（８）を経由してそれぞれ供給される。ＳＡＰ出
力ＰchトランジスタおよびＳＡＮ出力Ｎchトランジスタ
のゲートはＳＥ信号（１４）により制御される。下部の
Ｂバンクにも同様な構成の素子群がある。
【０００４】図７の回路では、Ａバンク用のＳＡＰ出力
Ｐchトランジスタ（１１）とＢバンク用のＳＡＰ出力ト
ランジスタ（２５）のソース節点が同一のＶＤＤ配線
（４１）に接続され、Ａバンク用のＳＡＮ出力トランジ
スタ（１２）とＢバンク用のＳＡＮ出力トランジスタ
（２６）のソース節点が同一のＧＮＤ配線（４２）に接
続されている。
Ｐchトランジスタ（１１）とＢバンク用のＳＡＰ出力ト
ランジスタ（２５）のソース節点が同一のＶＤＤ配線
（４１）に接続され、Ａバンク用のＳＡＮ出力トランジ
スタ（１２）とＢバンク用のＳＡＮ出力トランジスタ
（２６）のソース節点が同一のＧＮＤ配線（４２）に接
続されている。
【０００５】一般に、多バンク構成の半導体記憶装置で
は、あるバンクのセンスアンプが活性状態にあるとき
に、他のバンクがセンス動作を行うというタイミングが
存在する。また、あるバンクのワード線が非活性状態に
あるときに、他のバンクがセンス動作を行うというタイ
ミングが存在する。ただし、複数のバンクが同時にセン
スアンプを活性状態にすることは、通常の動作モードで
は禁止されている。
は、あるバンクのセンスアンプが活性状態にあるとき
に、他のバンクがセンス動作を行うというタイミングが
存在する。また、あるバンクのワード線が非活性状態に
あるときに、他のバンクがセンス動作を行うというタイ
ミングが存在する。ただし、複数のバンクが同時にセン
スアンプを活性状態にすることは、通常の動作モードで
は禁止されている。
【０００６】次に、図８のタイミングチャートを参照し
つつ回路動作を説明する。なお、時点を示すｔ8-1等に
おけるｔの次の数字は図番、ハイフンの次の数字は当該
時点の出現順序を示す。時点ｔ8-1で、Ａバンクのワー
ド線（４）が活性状態になる。メモリセルに貯えられて
いる電位がＨの場合、ワード線が活性状態になること
で、ビット線１（５）の電位が上昇し、ビット線１、２
（５、６）間には微少電位差が発生する。時点ｔ8-2
で、ＳＥ信号（１４）がＨになり、ＳＡＰ配線およびＳ
ＡＮ配線上の信号が活性状態になると、センスアンプ
（７）が動作を開始する。センス動作によりビット線
１、２間の電位差が増幅され、メモリセル（２）にはビ
ット線１（５）の電位が伝達され、再書き込みが行われ
る。これで、メモリセルのデータ読み出し動作および再
書き込み動作が完了するが、センスアンプが活性状態に
なるときには、多数のビット線に電荷を供給するため
に、ＶＤＤ配線（４１）およびＧＮＤ配線（４２）には
大きなノイズが発生する。
つつ回路動作を説明する。なお、時点を示すｔ8-1等に
おけるｔの次の数字は図番、ハイフンの次の数字は当該
時点の出現順序を示す。時点ｔ8-1で、Ａバンクのワー
ド線（４）が活性状態になる。メモリセルに貯えられて
いる電位がＨの場合、ワード線が活性状態になること
で、ビット線１（５）の電位が上昇し、ビット線１、２
（５、６）間には微少電位差が発生する。時点ｔ8-2
で、ＳＥ信号（１４）がＨになり、ＳＡＰ配線およびＳ
ＡＮ配線上の信号が活性状態になると、センスアンプ
（７）が動作を開始する。センス動作によりビット線
１、２間の電位差が増幅され、メモリセル（２）にはビ
ット線１（５）の電位が伝達され、再書き込みが行われ
る。これで、メモリセルのデータ読み出し動作および再
書き込み動作が完了するが、センスアンプが活性状態に
なるときには、多数のビット線に電荷を供給するため
に、ＶＤＤ配線（４１）およびＧＮＤ配線（４２）には
大きなノイズが発生する。
【０００７】ここまでの動作では、Ｂバンクのセンスア
ンプは非活性状態であった。時点ｔ8-3でＢバンクのワ
ード線が活性状態になる。Ａバンクと同様に、時点ｔ8-
4でＢバンク用のＳＥ信号が活性状態になり、センス動
作が開始される。このセンス動作でＶＤＤ配線（４１）
およびＧＮＤ配線（４２）にはセンスノイズが発生す
る。このセンスノイズは、ＡバンクとＢバンクでＳＡＰ
およびＳＡＮ出力トランジスタのソースを共用している
ため、Ａバンク側のＳＡＰ配線（９）、ＳＡＮ配線
（８）にも伝達され、ビット線１（５）の電位が低下
し、メモリセル（２）の電位も低下する。このとき、時
点ｔ8-5でＡバンクのワード線（４）がＬになると、メ
モリセル（２）は他バンクのセンスノイズにより電荷量
が低下した状態のままビット線１（５）から切り離され
てしまい、以後の読み出し動作で誤読み出し等の不具合
を生じるおそれがある。
ンプは非活性状態であった。時点ｔ8-3でＢバンクのワ
ード線が活性状態になる。Ａバンクと同様に、時点ｔ8-
4でＢバンク用のＳＥ信号が活性状態になり、センス動
作が開始される。このセンス動作でＶＤＤ配線（４１）
およびＧＮＤ配線（４２）にはセンスノイズが発生す
る。このセンスノイズは、ＡバンクとＢバンクでＳＡＰ
およびＳＡＮ出力トランジスタのソースを共用している
ため、Ａバンク側のＳＡＰ配線（９）、ＳＡＮ配線
（８）にも伝達され、ビット線１（５）の電位が低下
し、メモリセル（２）の電位も低下する。このとき、時
点ｔ8-5でＡバンクのワード線（４）がＬになると、メ
モリセル（２）は他バンクのセンスノイズにより電荷量
が低下した状態のままビット線１（５）から切り離され
てしまい、以後の読み出し動作で誤読み出し等の不具合
を生じるおそれがある。
【０００８】この不具合を避けるため、従来は図５に示
すように、ＳＡＰ配線およびＳＡＮ配線が接続される各
バンク用のＳＡＰ出力ＰchトランジスタおよびＳＡＮ出
力Ｎchトランジスタに電流を供給するＶＤＤ配線（４
５、４７）およびＧＮＤ配線（４６、４８）を、バンク
ごとに設けている。図６のタイミングチャートに示すよ
うに、図８と同様なタイミングで動作した場合でも、時
点ｔ6-4でＢバンク用のＶＤＤ配線（４７）、ＧＮＤ配
線（４８）にはセンスノイズが発生するが、Ａバンク用
のＶＤＤ配線（４５）およびＧＮＤ配線（４６）は影響
を受けないため、メモリセル（２）に貯えられている電
荷は影響を受けることなく、時点ｔ6-5でＡバンク用の
ワード線が非活性状態になる。
すように、ＳＡＰ配線およびＳＡＮ配線が接続される各
バンク用のＳＡＰ出力ＰchトランジスタおよびＳＡＮ出
力Ｎchトランジスタに電流を供給するＶＤＤ配線（４
５、４７）およびＧＮＤ配線（４６、４８）を、バンク
ごとに設けている。図６のタイミングチャートに示すよ
うに、図８と同様なタイミングで動作した場合でも、時
点ｔ6-4でＢバンク用のＶＤＤ配線（４７）、ＧＮＤ配
線（４８）にはセンスノイズが発生するが、Ａバンク用
のＶＤＤ配線（４５）およびＧＮＤ配線（４６）は影響
を受けないため、メモリセル（２）に貯えられている電
荷は影響を受けることなく、時点ｔ6-5でＡバンク用の
ワード線が非活性状態になる。
【０００９】
【発明が解決しようとする課題】上記のように、センス
アンプが活性状態になるときは、ＳＡＰＮ回路のＶＤＤ
配線およびＧＮＤ配線に大きなノイズが発生する。この
ノイズを抑制するため、およびセンススピード向上のた
め、ＳＡＰＮ回路用のＶＤＤ配線およびＧＮＤ配線に
は、通常、非常に太い配線が使用される。また前述の通
り従来は、他バンクからのセンスノイズの影響を排除す
るため、ＶＤＤ配線およびＧＮＤ配線をバンクごとに設
けており、これらがチップサイズの増大を招く原因にな
っている。
アンプが活性状態になるときは、ＳＡＰＮ回路のＶＤＤ
配線およびＧＮＤ配線に大きなノイズが発生する。この
ノイズを抑制するため、およびセンススピード向上のた
め、ＳＡＰＮ回路用のＶＤＤ配線およびＧＮＤ配線に
は、通常、非常に太い配線が使用される。また前述の通
り従来は、他バンクからのセンスノイズの影響を排除す
るため、ＶＤＤ配線およびＧＮＤ配線をバンクごとに設
けており、これらがチップサイズの増大を招く原因にな
っている。
【００１０】本発明の課題は、他バンクからのセンスノ
イズの影響を排除又は軽減しつつ、チップサイズの増大
を抑えることである。
イズの影響を排除又は軽減しつつ、チップサイズの増大
を抑えることである。
【００１１】
【課題を解決するための手段】上記課題は、次の二つの
手段のいずれかにより解決することができる。 （第１の手段）複数のバンクの各バンクごとに、センス
アンプを駆動するメインＳＡＰＮ回路と、駆動後のセン
スアンプの電位を保持するサブＳＡＰＮ回路とを設け、
各バンクのメインＳＡＰＮ回路を、ＶＤＤ配線およびＧ
ＮＤ配線からなる主電源配線に共通に接続し、各バンク
のサブＳＡＰＮ回路を、主電源配線よりは小容量の、各
バンクごとに設けたＶＤＤ配線およびＧＮＤ配線に各別
に接続する。各バンクのセンスアンプにおけるセンス動
作終了後は、サブＳＡＰＮ回路のみを活性状態にしてセ
ンスアンプの電位を保持する。
手段のいずれかにより解決することができる。 （第１の手段）複数のバンクの各バンクごとに、センス
アンプを駆動するメインＳＡＰＮ回路と、駆動後のセン
スアンプの電位を保持するサブＳＡＰＮ回路とを設け、
各バンクのメインＳＡＰＮ回路を、ＶＤＤ配線およびＧ
ＮＤ配線からなる主電源配線に共通に接続し、各バンク
のサブＳＡＰＮ回路を、主電源配線よりは小容量の、各
バンクごとに設けたＶＤＤ配線およびＧＮＤ配線に各別
に接続する。各バンクのセンスアンプにおけるセンス動
作終了後は、サブＳＡＰＮ回路のみを活性状態にしてセ
ンスアンプの電位を保持する。
【００１２】（第２の手段）複数のバンクの各バンクご
とに、センスアンプを駆動するメインＳＡＰＮ回路と、
メインＳＡＰＮ回路よりは高抵抗で小サイズのトランジ
スタで構成した、駆動後のセンスアンプの電位を保持す
るサブＳＡＰＮ回路とを設け、各バンクのメインＳＡＰ
Ｎ回路およびサブＳＡＰＮ回路を、共通のＶＤＤ配線お
よび共通のＧＮＤ配線に接続する。各バンクのセンスア
ンプにおけるセンス動作終了後は、サブＳＡＰＮ回路の
みを活性状態にしてセンスアンプの電位を保持する。
とに、センスアンプを駆動するメインＳＡＰＮ回路と、
メインＳＡＰＮ回路よりは高抵抗で小サイズのトランジ
スタで構成した、駆動後のセンスアンプの電位を保持す
るサブＳＡＰＮ回路とを設け、各バンクのメインＳＡＰ
Ｎ回路およびサブＳＡＰＮ回路を、共通のＶＤＤ配線お
よび共通のＧＮＤ配線に接続する。各バンクのセンスア
ンプにおけるセンス動作終了後は、サブＳＡＰＮ回路の
みを活性状態にしてセンスアンプの電位を保持する。
【００１３】上記第１の手段では、ＳＡＰＮ回路として
メインとサブの２系統を設け、複数のバンクでメインＳ
ＡＰＮ回路がＶＤＤ配線、ＧＮＤ配線からなる主電源配
線を共用し、センス動終了後は、バンクごとに設けた小
容量（小配線幅）のＶＤＤ配線、ＧＮＤ配線からなる補
助電源配線のみをサブＳＡＰＮ回路に接続する。補助電
源配線により他バンクからのセンスノイズの影響を排除
できると共に、配線幅が大きいことが要求される主電源
配線を複数バンクが共用するため、チップサイズを小さ
くすることができる。
メインとサブの２系統を設け、複数のバンクでメインＳ
ＡＰＮ回路がＶＤＤ配線、ＧＮＤ配線からなる主電源配
線を共用し、センス動終了後は、バンクごとに設けた小
容量（小配線幅）のＶＤＤ配線、ＧＮＤ配線からなる補
助電源配線のみをサブＳＡＰＮ回路に接続する。補助電
源配線により他バンクからのセンスノイズの影響を排除
できると共に、配線幅が大きいことが要求される主電源
配線を複数バンクが共用するため、チップサイズを小さ
くすることができる。
【００１４】これに対して第２の手段では、メインＳＡ
ＰＮ回路を低抵抗でサイズの大きいトランジスタで構成
し、サブＳＡＰＮ回路を高抵抗でサイズの小さいトラン
ジスタで構成し、補助電源配線を用いない。センス時に
は、メインＳＡＰＮ回路を活性状態にして使用し、セン
ス動作終了後は、サブＳＡＰＮ回路のみを活性状態にし
て使用する。これにより、完全ではないにしても、他バ
ンクからのセンスノイズの影響を軽減することができ、
しかもメイン、サブ両方のＳＡＰＮ回路が１組のＶＤＤ
配線およびＧＮＤ配線を共用するので、チップサイズを
小さくする上では第１の手段よりも有利である。
ＰＮ回路を低抵抗でサイズの大きいトランジスタで構成
し、サブＳＡＰＮ回路を高抵抗でサイズの小さいトラン
ジスタで構成し、補助電源配線を用いない。センス時に
は、メインＳＡＰＮ回路を活性状態にして使用し、セン
ス動作終了後は、サブＳＡＰＮ回路のみを活性状態にし
て使用する。これにより、完全ではないにしても、他バ
ンクからのセンスノイズの影響を軽減することができ、
しかもメイン、サブ両方のＳＡＰＮ回路が１組のＶＤＤ
配線およびＧＮＤ配線を共用するので、チップサイズを
小さくする上では第１の手段よりも有利である。
【００１５】
【発明の実施の形態】本発明の好適な実施の形態を挙げ
る。 （第１の実施形態）上記第１又は第２の手段において、
センスアンプ駆動時にメインＳＡＰＮ回路とサブＳＡＰ
Ｎ回路とを共に活性状態にし、センス動作終了後は、メ
インＳＡＰＮ回路を非活性状態にし、活性状態のサブＳ
ＡＰＮ回路によりセンスアンプの電位を保持する。
る。 （第１の実施形態）上記第１又は第２の手段において、
センスアンプ駆動時にメインＳＡＰＮ回路とサブＳＡＰ
Ｎ回路とを共に活性状態にし、センス動作終了後は、メ
インＳＡＰＮ回路を非活性状態にし、活性状態のサブＳ
ＡＰＮ回路によりセンスアンプの電位を保持する。
【００１６】（第２の実施形態）上記第１又は第２の手
段において、センスアンプ駆動時にメインＳＡＰＮ回路
のみを活性状態にし、センス動作終了後は、メインＳＡ
ＰＮ回路を非活性状態にし、サブＳＡＰＮ回路を活性状
態にすることによりセンスアンプの電位を保持する。
段において、センスアンプ駆動時にメインＳＡＰＮ回路
のみを活性状態にし、センス動作終了後は、メインＳＡ
ＰＮ回路を非活性状態にし、サブＳＡＰＮ回路を活性状
態にすることによりセンスアンプの電位を保持する。
【００１７】第１、第２の実施形態の相違点は、サブＳ
ＡＰＮ回路を活性状態にしてセンスアンプの電位を保持
させる前の状態として、サブＳＡＰＮ回路をセンスアン
プ駆動時から活性状態にしておくのか、それとも、サブ
ＳＡＰＮ回路が必要になった時点で初めて活性状態にす
るのかの違いである。
ＡＰＮ回路を活性状態にしてセンスアンプの電位を保持
させる前の状態として、サブＳＡＰＮ回路をセンスアン
プ駆動時から活性状態にしておくのか、それとも、サブ
ＳＡＰＮ回路が必要になった時点で初めて活性状態にす
るのかの違いである。
【００１８】（第３の実施形態）上記第１の手段におい
て、各バンクごとに設けるＶＤＤ配線およびＧＮＤ配線
の配線幅を、主電源配線の配線幅の半分以下にする。チ
ップサイズを小さくするために、各バンクごとに設ける
ＶＤＤ配線およびＧＮＤ配線の配線幅を極力小さくする
のである。
て、各バンクごとに設けるＶＤＤ配線およびＧＮＤ配線
の配線幅を、主電源配線の配線幅の半分以下にする。チ
ップサイズを小さくするために、各バンクごとに設ける
ＶＤＤ配線およびＧＮＤ配線の配線幅を極力小さくする
のである。
【００１９】
【実施例】以下に、添付の図１〜図４を参照して、本発
明の好適な実施例について説明する。なお、図５、図７
を参照して説明した従来の半導体記憶装置と同じ構成要
素には、同一の参照符号を用いる。
明の好適な実施例について説明する。なお、図５、図７
を参照して説明した従来の半導体記憶装置と同じ構成要
素には、同一の参照符号を用いる。
【００２０】（第１実施例）図１は、本発明の第１の実
施例の半導体記憶装置の回路図、図２はそのタイミング
チャートである。図１において、参照符号２９はＡバン
クのサブＳＡＰＮ回路トランジスタ３０のソース節点、
３２は同トランジスタ３１のソース節、３３はＡバンク
のサブＳＡＰＮ回路用ＳＥ信号、３４はＢバンクのサブ
ＳＡＰＮ回路トランジスタ３５のソース節点、３７は同
トランジスタ３６のソース節点、３８はＢバンクのサブ
ＳＡＰＮ回路用ＳＥ信号、３９はＡバンクの補助電源配
線としてのＶＤＤ配線、４０は同ＧＮＤ配線、４３はＢ
バンクの補助電源配線としてのＶＤＤ配線、４４は同Ｇ
ＮＤ配線、４１は各バンク共通の主電源配線としてのＶ
ＤＤ配線、４２は同ＧＮＤ配線である。他の参照符号１
〜２８は図５、図７と同一である。
施例の半導体記憶装置の回路図、図２はそのタイミング
チャートである。図１において、参照符号２９はＡバン
クのサブＳＡＰＮ回路トランジスタ３０のソース節点、
３２は同トランジスタ３１のソース節、３３はＡバンク
のサブＳＡＰＮ回路用ＳＥ信号、３４はＢバンクのサブ
ＳＡＰＮ回路トランジスタ３５のソース節点、３７は同
トランジスタ３６のソース節点、３８はＢバンクのサブ
ＳＡＰＮ回路用ＳＥ信号、３９はＡバンクの補助電源配
線としてのＶＤＤ配線、４０は同ＧＮＤ配線、４３はＢ
バンクの補助電源配線としてのＶＤＤ配線、４４は同Ｇ
ＮＤ配線、４１は各バンク共通の主電源配線としてのＶ
ＤＤ配線、４２は同ＧＮＤ配線である。他の参照符号１
〜２８は図５、図７と同一である。
【００２１】すなわち、本実施例では、トランジスタ１
１、１２、２５、２６により構成されるＡ、Ｂ両バンク
のメインＳＡＰＮ回路に加えて、トランジスタ３０、３
１、３５、３６により構成されるサブＳＡＰＮ回路を各
バンクに設け、これらのサブＳＡＰＮ回路にそれぞれ接
続される補助電源配線として、ＶＤＤ配線４０、４３お
よびＧＮＤ配線４０、４４を設けた点が、上述の従来例
と異なる。
１、１２、２５、２６により構成されるＡ、Ｂ両バンク
のメインＳＡＰＮ回路に加えて、トランジスタ３０、３
１、３５、３６により構成されるサブＳＡＰＮ回路を各
バンクに設け、これらのサブＳＡＰＮ回路にそれぞれ接
続される補助電源配線として、ＶＤＤ配線４０、４３お
よびＧＮＤ配線４０、４４を設けた点が、上述の従来例
と異なる。
【００２２】次に図２のタイミングチャートにより本実
施例の動作を説明する。時点ｔ2-1でＡバンクのワード
線４が活性状態になる。時点ｔ2-2でＡバンクの主ＳＥ
信号がＨになり、メインＳＡＰＮ回路トランジスタ１
１、１２が活性状態になり、センス動作を開始する。同
時に、補助ＳＥ信号３３がＨになることによりサブＳＡ
ＰＮ回路トランジスタ３０、３１も活性状態になる。
施例の動作を説明する。時点ｔ2-1でＡバンクのワード
線４が活性状態になる。時点ｔ2-2でＡバンクの主ＳＥ
信号がＨになり、メインＳＡＰＮ回路トランジスタ１
１、１２が活性状態になり、センス動作を開始する。同
時に、補助ＳＥ信号３３がＨになることによりサブＳＡ
ＰＮ回路トランジスタ３０、３１も活性状態になる。
【００２３】センス動作およびメモリセルへの再書き込
みが終了した時点ｔ2-3で主ＳＥ信号はＬになり、メイ
ンＳＡＰＮ回路トランジスタ１１、１２は非活性状態に
なる。しかし、サブＳＡＰＮ回路トランジスタ３０、３
１は活性状態を維持し、ＳＡＰ配線９、ＳＡＮ配線８の
電位を保持する。この状態になれば、時点ｔ2-4でＢバ
ンクのワード線１８が活性状態になり、時点ｔ2-5でＢ
バンクでのセンス動作が開始されて主電源配線４１、４
２にノイズが発生しても、Ａバンクのメモリセル２はノ
イズの影響を受けない。
みが終了した時点ｔ2-3で主ＳＥ信号はＬになり、メイ
ンＳＡＰＮ回路トランジスタ１１、１２は非活性状態に
なる。しかし、サブＳＡＰＮ回路トランジスタ３０、３
１は活性状態を維持し、ＳＡＰ配線９、ＳＡＮ配線８の
電位を保持する。この状態になれば、時点ｔ2-4でＢバ
ンクのワード線１８が活性状態になり、時点ｔ2-5でＢ
バンクでのセンス動作が開始されて主電源配線４１、４
２にノイズが発生しても、Ａバンクのメモリセル２はノ
イズの影響を受けない。
【００２４】この場合、サブＳＡＰＮ回路トランジスタ
３０、３１、３５、３６は活性状態を維持するのに大き
な電流を必要としないので、補助電源配線３９、４０、
４３、４４の配線幅を極めて細くすることができ、従来
例でバンクごとのセンス動作用電源配線４５〜４８を設
ける場合と比較して、チップサイズを１〜２％小さくす
ることができる。
３０、３１、３５、３６は活性状態を維持するのに大き
な電流を必要としないので、補助電源配線３９、４０、
４３、４４の配線幅を極めて細くすることができ、従来
例でバンクごとのセンス動作用電源配線４５〜４８を設
ける場合と比較して、チップサイズを１〜２％小さくす
ることができる。
【００２５】（第２実施例）次に、図３、図４を参照し
て、本発明の第２の実施例について説明する。図３は、
本発明の第２の実施例の半導体記憶装置の回路図、図４
はそのタイミングチャートである。
て、本発明の第２の実施例について説明する。図３は、
本発明の第２の実施例の半導体記憶装置の回路図、図４
はそのタイミングチャートである。
【００２６】本実施例では、第１実施例と異なり補助電
源配線３９、４０、４３、４４を設けない。ただし、サ
ブＳＡＰＮ回路トランジスタ３０、３１、３５、３６と
して高抵抗でサイズが小さいトランジスタを用い、第１
実施例で述べた主電源配線４１、４２から電流を供給す
る。
源配線３９、４０、４３、４４を設けない。ただし、サ
ブＳＡＰＮ回路トランジスタ３０、３１、３５、３６と
して高抵抗でサイズが小さいトランジスタを用い、第１
実施例で述べた主電源配線４１、４２から電流を供給す
る。
【００２７】次に図４のタイミングチャートにより本実
施例の動作を説明する。時点ｔ4-1でＡバンクのワード
線４が活性状態になる。時点ｔ4-2でＡバンクの主ＳＥ
信号がＨになり、メインＳＡＰＮ回路トランジスタ１
１、１２が活性状態になり、センス動作を開始する。同
時に、補助ＳＥ信号３３がＨになることによりサブＳＡ
ＰＮ回路トランジスタ３０、３１も活性状態になる。
施例の動作を説明する。時点ｔ4-1でＡバンクのワード
線４が活性状態になる。時点ｔ4-2でＡバンクの主ＳＥ
信号がＨになり、メインＳＡＰＮ回路トランジスタ１
１、１２が活性状態になり、センス動作を開始する。同
時に、補助ＳＥ信号３３がＨになることによりサブＳＡ
ＰＮ回路トランジスタ３０、３１も活性状態になる。
【００２８】センス動作およびメモリセルへの再書き込
みが終了した時点ｔ4-3で主ＳＥ信号がＬになり、メイ
ンＳＡＰＮ回路トランジスタ１１、１２は非活性状態に
なるが、サブＳＡＰＮ回路トランジスタ３０、３１は活
性状態を維持し、ＳＡＰ配線９、ＳＡＮ配線８の電位を
保持する。この状態になれば、時点ｔ4-4でＢバンクの
ワード線１８が活性状態になり、時点ｔ4-5でＢバンク
でのセンス動作が開始されて主電源配線４１、４２にノ
イズが発生するが、サブＳＡＰＮ回路トランジスタ３
０、３１は高抵抗であるため、Ｂバンクで発生したセン
スノイズのＡバンクのメモリセル２への伝達を減少させ
る。
みが終了した時点ｔ4-3で主ＳＥ信号がＬになり、メイ
ンＳＡＰＮ回路トランジスタ１１、１２は非活性状態に
なるが、サブＳＡＰＮ回路トランジスタ３０、３１は活
性状態を維持し、ＳＡＰ配線９、ＳＡＮ配線８の電位を
保持する。この状態になれば、時点ｔ4-4でＢバンクの
ワード線１８が活性状態になり、時点ｔ4-5でＢバンク
でのセンス動作が開始されて主電源配線４１、４２にノ
イズが発生するが、サブＳＡＰＮ回路トランジスタ３
０、３１は高抵抗であるため、Ｂバンクで発生したセン
スノイズのＡバンクのメモリセル２への伝達を減少させ
る。
【００２９】本実施例では、他バンクで発生したセンス
ノイズを完全に解消することはできないが、バンクごと
の補助電源配線を必要としないので、チップサイズに関
しては第１実施例よりも有利である。
ノイズを完全に解消することはできないが、バンクごと
の補助電源配線を必要としないので、チップサイズに関
しては第１実施例よりも有利である。
【００３０】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施したもの
も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施したもの
も、本発明の範囲に含まれる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
バンクごとに設けた小配線幅の補助電源配線のみをサブ
ＳＡＰＮ回路に接続するので、他バンクからのセンスノ
イズの影響を排除できると共に、配線幅が大きいことが
要求される主電源配線を複数バンクが共用するため、チ
ップサイズを小さくすることができる。
バンクごとに設けた小配線幅の補助電源配線のみをサブ
ＳＡＰＮ回路に接続するので、他バンクからのセンスノ
イズの影響を排除できると共に、配線幅が大きいことが
要求される主電源配線を複数バンクが共用するため、チ
ップサイズを小さくすることができる。
【００３２】また、バンクごとに補助電源配線を設ける
ことをしない代わりに、サブＳＡＰＮ回路を高抵抗のト
ランジスタで構成する場合には、他バンクで発生したセ
ンスノイズをほぼ解消することができると共に、チップ
サイズに関してさらに有利な結果を得ることができる。
ことをしない代わりに、サブＳＡＰＮ回路を高抵抗のト
ランジスタで構成する場合には、他バンクで発生したセ
ンスノイズをほぼ解消することができると共に、チップ
サイズに関してさらに有利な結果を得ることができる。
【図１】第１の実施例としての半導体記憶装置の回路図
である。
である。
【図２】第１の実施例のタイミングチャートである。
【図３】第２の実施例としての半導体記憶装置の回路図
である。
である。
【図４】第２実施例のタイミングチャートである。
【図５】従来例の回路図である。
【図６】従来例のタイミングチャートである。
【図７】従来例を補足する回路構成を示す回路図であ
る。
る。
【図８】従来例を補足する回路構成のタイミングチャー
トである。
トである。
【図９】複数バンク構成を有する半導体記憶装置の回路
配置図である。
配置図である。
１…Ａバンクのメモリセルエリア ２…Ａバンクのメモリセル ３…Ａバンクのセルトランジスタ ４…Ａバンクのワード線 ５…Ａバンクのビット線１ ６…Ａバンクのビット線２ ７…Ａバンクのセンスアンプ ８…ＡバンクのＳＡＮ配線 ９…ＡバンクのＳＡＰ配線 １０…ＡバンクのＳＡＰ出力Ｐchソース節点 １１…ＡバンクのＳＡＰ出力Ｐchトランジスタ １２…ＡバンクのＳＡＮ出力Ｎchトランジスタ １３…ＡバンクのＳＡＮ出力Ｎchソース節点 １４…ＡバンクのＳＥ信号 １５…Ｂバンクのメモリセルエリア １６…Ｂバンクのメモリセル １７…Ｂバンクのセルトランジスタ １８…Ｂバンクのワード線 １９…Ｂバンクのビット線１ ２０…Ｂバンクのビット線２ ２１…Ｂバンクのセンスアンプ ２２…ＢバンクのＳＡＮ配線 ２３…ＢバンクのＳＡＰ配線 ２４…ＢバンクのＳＡＰ出力Ｐchソース節点 ２５…ＢバンクのＳＡＰ出力Ｐchトランジスタ ２６…ＢバンクのＳＡＮ出力Ｎchトランジスタ ２７…ＢバンクのＳＡＮ出力Ｎchソース節点 ２８…ＢバンクのＳＥ信号 ２９…ＡバンクのＳＡＰ出力補助Ｐchソース節点 ３０…ＡバンクのＳＡＰ出力補助Ｐchトランジスタ ３１…ＡバンクのＳＡＮ出力補助Ｎchトランジスタ ３２…ＡバンクのＳＡＮ出力補助Ｎchソース節点 ３３…Ａバンクの補助ＳＥ信号 ３４…ＢバンクのＳＡＰ出力補助Ｐchソース節点 ３５…ＢバンクのＳＡＰ出力補助Ｐchトランジスタ ３６…ＢバンクのＳＡＮ出力補助Ｎchトランジスタ ３７…ＢバンクのＳＡＮ出力補助Ｎchソース節点 ３８…Ｂバンクの補助ＳＥ信号 ３９…Ａバンクの補助ＶＤＤ配線 ４０…Ａバンクの補助ＧＮＤ配線 ４１…主ＶＤＤ配線（図１、２、７） ４２…主ＧＮＤ配線（同上） ４３…Ｂバンクの補助ＶＤＤ配線 ４４…Ｂバンクの補助ＧＮＤ配線 ４５…ＡバンクのＶＤＤ配線（図５） ４６…ＡバンクのＧＮＤ配線（同） ４７…ＢバンクのＶＤＤ配線（同） ４８…ＢバンクのＧＮＤ配線（同）
Claims (5)
- 【請求項１】 内部に複数のバンク（Ａバンク、Ｂバン
ク）を有する半導体記憶装置において、各バンクごと
に、センスアンプを駆動するメインＳＡＰＮ回路と、セ
ンスアンプ駆動後の電位を保持するサブＳＡＰＮ回路と
を設け、各バンクのメインＳＡＰＮ回路を、前記バンク
の間に配置した主電源配線（主ＶＤＤ配線及びＧＮＤ配
線）に共通に接続し、各バンクのサブＳＡＰＮ回路を、
前記主電源配線よりは小容量の、各バンクごとに設けた
補助電源配線（Ａバンク補助ＶＤＤ配線及びＧＮＤ配
線、Ｂバンク補助ＶＤＤ配線及びＧＮＤ配線）に各別に
接続し、各バンクのセンスアンプにおけるセンス動作終
了後は、サブＳＡＰＮ回路のみを活性状態にしてセンス
アンプの電位を保持することを特徴とする半導体記憶装
置。 - 【請求項２】 センスアンプ駆動時にメインＳＡＰＮ回
路とサブＳＡＰＮ回路とを共に活性状態にし、センス動
作終了後は、メインＳＡＰＮ回路のみを非活性状態に
し、活性状態のサブＳＡＰＮ回路によりセンスアンプの
電位を保持することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 センスアンプ駆動時にメインＳＡＰＮ回
路のみを活性状態にし、センス動作終了後は、メインＳ
ＡＰＮ回路を非活性状態にし、サブＳＡＰＮ回路を活性
状態にすることによりセンスアンプの電位を保持するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記補助電源配線の配線幅は、前記主電
源配線の配線幅の半分以下であることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項５】 内部に複数のバンク（Ａバンク、Ｂバン
ク）を有する半導体記憶装置において、各バンクごと
に、センスアンプを駆動するメインＳＡＰＮ回路と、メ
インＳＡＰＮ回路よりは高抵抗で小サイズのトランジス
タで構成した、センスアンプ駆動後の電位を保持するサ
ブＳＡＰＮ回路とを設け、各バンクのメインＳＡＰＮ回
路及びサブＳＡＰＮ回路を、前記バンクの間に配置され
た主電源配線（主ＶＤＤ配線及びＧＮＤ配線）に共通に
接続し、各バンクのセンスアンプ駆動時に前記メインＳ
ＡＰＮ回路のみを活性状態にし、センス動作終了後は、
メインＳＡＰＮ回路を非活性状態にし、前記サブＳＡＰ
Ｎ回路を活性状態にすることによりセンスアンプの電位
を保持することを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09315657A JP3077651B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置 |
| US09/192,447 US6014337A (en) | 1997-11-17 | 1998-11-17 | Semiconductor storage device |
| KR1019980049339A KR19990045353A (ko) | 1997-11-17 | 1998-11-17 | 반도체 기억 장치 |
| CN98124839A CN1218261A (zh) | 1997-11-17 | 1998-11-17 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09315657A JP3077651B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149768A JPH11149768A (ja) | 1999-06-02 |
| JP3077651B2 true JP3077651B2 (ja) | 2000-08-14 |
Family
ID=18068021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09315657A Expired - Fee Related JP3077651B2 (ja) | 1997-11-17 | 1997-11-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3077651B2 (ja) |
| KR (1) | KR19990045353A (ja) |
| CN (1) | CN1218261A (ja) |
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|---|---|---|---|---|
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| JP2000243085A (ja) | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
| KR100660872B1 (ko) | 2005-07-18 | 2006-12-26 | 삼성전자주식회사 | 메모리 장치의 센스 앰프 드라이버를 분산 배치하는 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
| JPH10302459A (ja) * | 1997-04-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-11-17 JP JP09315657A patent/JP3077651B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-17 KR KR1019980049339A patent/KR19990045353A/ko not_active Application Discontinuation
- 1998-11-17 US US09/192,447 patent/US6014337A/en not_active Expired - Lifetime
- 1998-11-17 CN CN98124839A patent/CN1218261A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11149768A (ja) | 1999-06-02 |
| KR19990045353A (ko) | 1999-06-25 |
| US6014337A (en) | 2000-01-11 |
| CN1218261A (zh) | 1999-06-02 |
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| JPH0230120B2 (ja) |
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