JP2924807B2 - ダイナミック型半導体メモリ回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ回路
装置に関し、特にセンスアンプ部の面積を縮減するダイ
ナミック型半導体記憶装置に関する。

【０００２】

【従来の技術】従来のダイナミック型半導体メモリ回路
装置の回路構成の一例を図３に示す。図３を参照して、
メモリセル部には、ワード線ＷＬ１にゲートが接続され
たＮ型ＭＯＳトランジスタＱ1と、セル容量Ｃ1と、から
成るメモリセルＭＣ１、及びメモリセルＭＣ１と回路的
に等価なメモリセルを複数備えている。

【０００３】ワード線ＷＬ１はメモリセルＭＣ１とビッ
ト線ＢＬＴとを接続し、またワード線ＷＬ２はメモリセ
ルＭＣ２とビット線ＢＬＮとを接続する。ビット線ＢＬ
ＴとＢＬＮは１組のビット線対を構成している。

【０００４】センスアンプ部は、メモリセルにデータを
リード（読み出し）、ライト（書き込み）する機能を有
し、制御信号ＰＤＬにゲートが接続されたＮ型ＭＯＳト
ランジスタＱ2〜Ｑ4は、ビット線対ＢＬＴ、ＢＬＮと、
電源電圧の１／２（１／２ＶCC電圧）のＨＶＣとを短絡
（ショート）する回路である。

【０００５】また、Ｐ型ＭＯＳトランジスタＱ5、Ｑ6及
びＮ型ＭＯＳトランジスタＱ7、Ｑ8は、メモリセルから
読み出された情報を増幅するセンスアンプ回路である。

【０００６】Ｎ型ＭＯＳトランジスタＱ9、Ｑ10は、デ
ータバス対ＢＳＮ、ＢＳＴと、ビット線対ＢＬＮ、ＢＬ
Ｔとをそれぞれ接続し、ビット線対ＢＬＮ、ＢＬＴのデ
ータのデータバス対ＢＳＮ、ＢＳＴへの読み出し、及び
ビット線対ＢＬＮ、ＢＬＴへのデータ書き込みを行うた
めの回路である。

【０００７】さらに、ダミーワード線ＤＷＬ１、ＤＷＬ
２とビット線対ＢＬＮ、ＢＬＴの間に容量素子Ｃ2、Ｃ3
がそれぞれ配置されている。

【０００８】図４は、図３に示した従来の回路の動作を
説明するための各信号のタイミング図である。

【０００９】図４を参照して、時刻ｔ1の前に、ビット
線ＢＬＮ、ＢＬＴは１／２ＶCCのレベルにバランスされ
ている。そして、ｔ1でワード線ＷＬ１の電位が立ち上
がり、セル容量Ｃ1がビット線ＢＬＴに接続し、セル容
量Ｃ1の電荷がビット線ＢＬＴに出力され、この例で
は、ビット線ＢＬＴのレベルが約１００ｍＶ程度高くな
っている。

【００１０】次に、時刻ｔ2でダミーワードＤＷＬ１が
電源電位ＶCCからＧＮＤ電位０Ｖとなることで、容量Ｃ
2によるカップリングによりビット線ＢＬＮのレベルが
約２０ｍｖ程度低くなる。

【００１１】その後、時刻ｔ3で、センスアンプ活性化
制御信号ＳＡＮが０Ｖ、ＳＡＰがＶCCとなることで、セ
ンスアンプ回路が活性となり、ビット線対ＢＬＮ、ＢＬ
Ｔの差電位を増幅することで、ビット線ＢＬＮが０Ｖ、
ビット線ＢＬＴがＶCCへとセンス動作が行なわれる。

【００１２】ここで、時刻ｔ2でダミーワードＤＷＬ１
により、ビット線ＢＬＮのレベルを少し下げる理由を説
明する。

【００１３】ワード線ＷＬ１の電位が上がると、セル容
量Ｃ1のデータがビット線ＢＬＴに出て、ビット線ＢＬ
Ｔのレベルが変化し、その後のセンス動作時に、リファ
レンスレベルである、ビット線ＢＬＮとＢＬＴのレベル
を比較増幅する回路構成になっている。

【００１４】データホールド時、すなわちワード線ＷＬ
１がローレベルの期間、セル容量Ｃ1にセルハイ（ＶCC
のレベル）が蓄えられていた時、ジャンクションリーク
等によりセル容量Ｃ1のレベルは低下し、情報量は徐々
に失なわれる。

【００１５】これに対し、セル容量Ｃ1にセルロー（０
Ｖ）が蓄えられていた時、ジャンクションリークがあっ
ても、セル容量Ｃ1のレベルは０Ｖ以下となり、情報量
は増大する。

【００１６】また、データホールド時に放射線を受けた
時、セル容量Ｃ1のレベルは下がる方向に行く。

【００１７】このように、セル容量Ｃ1にセルハイが蓄
えられていた時は、情報量が失なわれるのに対し、セル
容量Ｃ1にセルローが蓄えられていた時には、情報量が
増大する。

【００１８】さらに、リストア時に、メモリセルＭＣ１
のセル容量Ｃ1にセルローを書き込む時、トランジスタ
Ｑ1のゲート・ソース間電位差ＶGSは、ＷＬ１−０Ｖ、
とレベル差が大きいのに対し、セル容量Ｃ1にセルハイ
を書き込む場合は、トランジスタＱ1のＶGSは、ＷＬ１
−ＶCCとレベル差が小さいので、セルローを書き込む時
に比べセルハイを書き込む時は、トランジスタＱ1のＯ
Ｎ抵抗が高いため、電源電位ＶCCまで書き込むのに時間
がかかる。

【００１９】すなわち、リストア時間が短い時は、セル
ローの時は０Ｖまで書き込まれるのに対し、セルハイの
時は、セル容量Ｃ1には、ＶCCよりも低いレベルまでし
か書き込まれない。

【００２０】これらの理由により、リファレンスレベル
ＢＬＮはセンスする前にレベルを少し下げた方が、誤っ
たセンスの可能性が低下する。

【００２１】１対のビット線で、ワードが上がった時、
メモリセルの接線しないビット線のレベルを下げるの
で、図３において、ワード線ＷＬ１の電位が上がった時
は、ダミーワード線ＤＷＬ１が動作し、また、ワード線
ＷＬ２の電位が上がった時はダミーワード線ＤＷＬ２が
動作する。

【００２２】次に、リード動作を説明する。時刻ｔ4で
制御信号ＹＳＷが立ち上がり、トランジスタＱ9、Ｑ10
がＯＮして、ビット線対ＢＬＮ、ＢＬＴの情報がデータ
バス対ＢＳＮ、ＢＳＴに出力される。この例では、ビッ
ト線ＢＬＮがローレベルであるため、データバスＢＳＮ
のレベルのみが低くなっている。

【００２３】そして、データバス対ＢＳＮ、ＢＳＴの差
電位を増幅する（回路図示せず）ことで、リード動作が
行われる。

【００２４】次に、ライト動作について説明する。時刻
ｔ5の前にデータバス対ＢＳＮ、ＢＳＴに書き込み情報
を載せておく。この例ではデータバス対の一方ＢＳＮを
ＶCC、他方ＢＳＴを０Ｖにしている。時刻ｔ5で制御信
号ＹＳＷをハイレベルとすることで、トランジスタＱ
9、Ｑ10がオンし、ビット線ＢＬＮ、ＢＬＴはそれぞれ
ＢＳＮ、ＢＳＴのレベルに書き換える。

【００２５】ビット線ＢＬＴは０Ｖに書き換わってお
り、このレベルがトランジスタＱ1を通してセル容量Ｃ1
にリストアされる。その後、時刻ｔ6でワード線ＷＬ１
が立ち下がり、トランジスタＱ1がオフする。

【００２６】さらにその後、制御信号ＰＤＬが上がり、
ビット線ＢＬＮ、ＢＬＴは、トランジスタＱ2〜Ｑ4によ
りＨＶＣとショートされ、ＨＶＣの電圧である１／２Ｖ
CCになる。また、ＤＷＬ１、ＳＡＰ、ＳＡＮはそれぞれ
図示するような初期状態となる。

【００２７】図４に示したタイミング図において、時刻
ｔ4で制御信号ＹＳＷが立ち上がると、データバスＢＳ
Ｎ、ＢＳＴとビット線ＢＬＮ、ＢＬＴがそれぞれショー
トされるため、データバスの電荷がビット線に流れ込
み、ビット線ＢＬＮに大きなノイズが載る。

【００２８】このビット線のノイズが、センス動作が始
まってビット線対に十分差電位がつく前に発生した場
合、誤センスを招くことになる。このため、図３に示し
た回路構成では、図４における、時刻ｔ4をｔ3に近づけ
られない、すなわち高速にアクセスできない、という問
題がある。

【００２９】この問題を解決するのが、図５に示す最近
主流になっている、「ゲート受け方式」と呼ばれる、よ
く知られた従来の回路である。図５に示した回路が、図
３に示した回路と相違する点は、図３では、データバス
対ＢＳＮ、ＢＳＴはリード、ライト時の両方に使用され
ていたのに対し、図５では、リード用のデータバス対Ｒ
ＢＳＮ、ＲＢＳＴ、及びライト用のデータバス対ＷＢＳ
Ｎ、ＷＢＳＴを独立に備えている点である。

【００３０】リード用のデータバス対ＲＢＳＮ、ＲＢＳ
Ｔは、Ｎ型ＭＯＳトランジスタＱ11、Ｑ12及びＱ13、Ｑ
14を通して０ＶのレベルであるＧＮＤとそれぞれつなが
っている。また、ライト用のデータバス対ＷＢＳＮ、Ｗ
ＢＳＴはＮ型ＭＯＳトランジスタＱ15、Ｑ16及びＱ17、
Ｑ18を通して、それぞれビット線ＢＬＮ及びＢＬＴに接
続されている。

【００３１】トランジスタＱ11、Ｑ13、Ｑ15、Ｑ17のゲ
ートは、制御信号ＹＳＷに接続されており、トランジス
タＱ12、Ｑ14のゲートはビット線ＢＬＮ、ＢＬＴにそれ
ぞれ接続され、またトランジスタＱ15、Ｑ17のゲートは
制御信号ＷＳＷ（ライトスイッチ）に接続されている。

【００３２】図６は、図５に示した回路の動作の一例を
示すタイミング図である。図６を参照して、図５に示し
た回路の動作を説明する。時刻ｔ1〜ｔ3のセンスを行う
までは、図４に示したものと全く同じ動作であるため、
その説明は省略する。

【００３３】リード動作は、時刻ｔ4で制御信号ＹＳＷ
のハイレベルとすることで行う。この時、Ｎ型ＭＯＳト
ランジスタＱ11、Ｑ13はオンする。また、図６の例で
は、ビット線ＢＬＴのレベルがＢＮＬのレベルよりも高
くなっており、このためトランジスタＱ14の方がトラン
ジスタＱ12よりもオン抵抗が小さい。従ってリード用デ
ータバスＲＢＳＴからトランジスタＱ13、Ｑ14を通して
ＧＮＤに流れる電流の方が、リード用データバスＲＢＳ
ＮからトランジスタＱ11、Ｂ12を通してＧＮＤに流れる
電流よりも大きいので、リード用データバスＲＢＳＴの
レベルがＲＢＳＮのレベルより大きく落ちる。

【００３４】このリード用のデータバス対の差電位を増
幅する（回路図示せず）ことでリード動作が行なわれ
る。また、このリード動作中は制御信号ＷＳＷ（ライト
スイッチ）はローレベルであるので、制御信号ＹＳＷが
ハイレベルとなっても、ビット線ＢＬＮ、ＢＬＴに電流
の流れ込むパスは全くないため、図３に示した回路とは
異なり、ビット線はノイズを受けることはない。

【００３５】このため、このゲート受け方式では、時刻
ｔ3のセンス開始直後すぐにＹＳＷを上げても、誤セン
スの問題はなく高速アクセスが可能である。

【００３６】次に、ライト動作について説明する。

【００３７】時刻ｔ5の前にライト用のデータバス対Ｗ
ＢＳＮ、ＷＢＳＴに書き込みデータを載せておく。図６
の例では、ＷＢＳＮをＶCC、ＷＢＳＴを０Ｖにしてい
る。

【００３８】時刻ｔ5で制御信号ＹＳＷとライトスイッ
チＷＳＷを立ち上げることで、Ｎ型ＭＯＳトランジスタ
Ｑ15、Ｑ16及びＱ17、Ｑ18がオンし、ビット線ＢＬＮ、
ＢＬＴはそれぞれライト用データバス対ＷＢＳＮ、ＷＢ
ＳＴのレベルに書き換わり、セル容量Ｃ1にはビット線
ＢＬＴのレベルがリストアされる。その後のｔ6以後の
動作は、図４と同じであるため説明を省略する。

【００３９】

【発明が解決しようとする課題】しかしながら、図５に
示した従来の回路においては、アクセスが高速に行なわ
れる反面、センスアンプ部の配線の本数が多く、その
分、面積が大きくなるという問題点を有している。通常
のダイナミックランダムアクセスメモリでは、１本のビ
ット線に接続できるメモリセルの数は１２８個または２
５６個である。この数を多くすると、ビット線の寄生容
量が大きくなりすぎて、ワード線が上がった時のセル容
量の電荷によるビット線のレベルの変化量が小さくな
り、誤センスの可能性が高まるという弊害があるためで
ある。

【００４０】このため、メモリセル１２８個または２５
６個ごとにセンスアンプ部を配置する必要があり、セン
スアンプ部はチップ上に多数配置される。従って、セン
スアンプ部の面積の増減はチップサイズに大きく寄与す
る。

【００４１】したがって、本発明は上記事情に鑑みてな
されたものであって、その目的は、センスアンプ部の配
線数を削減し、チップ面積を縮小可能としたダイナミッ
ク型半導体メモリ回路装置を提供することにある。

【００４２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のダイナミック型半導体メモリ回路装置は、
マトリクス状に配置された１トランジスタ、１容量型の
複数のメモリセルと、前記メモリセルが複数個接続され
たビット線を２本１組とするビット線対と、互いに相補
な２本１組から成り前記ビット線対にそれぞれトランジ
スタを介し接続され、データを書き込むためのライト用
データバス対と、前記ライト用データバス対と独立に設
けられ、互いに相補な２本１組から成り前記ビット線対
にそれぞれトランジスタを介して接続され、データを読
み出すためのリード用データバス対と、を備え、前記ビ
ット線対の一方のビット線と、前記ライト用データバス
対の一方の配線との間に第１の容量素子を配置し、前記
ビット線対の他方のビット線と前記ライト用データバス
対の他方の配線との間に第２の容量素子を配置してなる
ことを特徴とする。

【００４３】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は本発明の実施の形態の構成
を示す図である。図１に示す回路構成と、図５に示した
従来の回路構成との相違点は、図５におけるダミーワー
ド線ＤＷＬ１及びＤＷＬ２の配線を削除し、また容量素
子Ｃ2をライト用のデータバスＷＢＳＮとビット線ＢＬ
Ｎとの間に配置し、容量素子Ｃ3をライト用のデータバ
スＷＢＳＴとビット線ＢＬＴとの間に配置したことであ
る。

【００４４】このため、図１に示した実施の形態では、
図５に示した従来回路に比べ、配線が２本減っている。

【００４５】図２は、本発明の実施の形態の動作を説明
するためのタイミング図であり、図１における各信号の
タイミング波形を示したものである。

【００４６】図２を参照して、時刻ｔ1の前にビット線
対ＢＬＮ、ＢＬＴは１／２ＶCCにバランスされており、
またライト用データバス対ＷＢＳＮ、ＷＢＳＴの電位は
初期状態としてＶCCとされている。

【００４７】時刻ｔ1でワード線ＷＬ１が立ち上がる
と、セル容量Ｃ1の電荷がトランジスタＱ1を通してビッ
ト線ＢＬＴに出力され、この例では、ビット線ＢＬＴの
レベルが高くなっている。

【００４８】次に、時刻ｔ2でライト用データバスＷＢ
ＳＮが電源電位ＶCCからＧＮＤレベル０Ｖになること
で、容量Ｃ2のカップリングで、リファレンスレベルで
あるＢＬＮのレベルが下がっている。

【００４９】その後、時刻ｔ3でセンスアンプが活性に
なることにより、ビット線対ＢＬＮ、ＢＬＴの差電位を
増幅することで、ビット線ＢＬＮが０Ｖ、ＢＬＴがＶCC
になる。ここまでの動作において、ライト用のデータバ
スＷＢＳＮは、図３及び図５に示したダミーワード線Ｄ
ＷＬ１と全く同様の動作を行う。

【００５０】次に、時刻ｔ4でリード動作が行なわれる
が、図５、図６と全く同じ動作であり説明を省略する。

【００５１】また、時刻ｔ5でライト動作が行なわれる
が、これも図５、図６と全く同じ動作であり説明を省略
する。

【００５２】このように、本発明の実施の形態では、ラ
イト用のデータバスとダミーワードで共通化している
が、回路動作的には、図５に示した従来の回路構成と全
く同じである。

【００５３】なお、現在の汎用のダイナミック型半導体
メモリの規格では、アドレスマルチ方式を採用してい
る。この方式では、初めに行アドレスを取り込み、その
ことでワード線が上がりセンスが行なわれる。

【００５４】その後、列アドレスの取り込みが行なわれ
るが、ライト動作が行なわれる場合、列アドレスにより
選択されたビット線のみの制御信号ＹＳＷが上がるた
め、図２における時刻ｔ5は、必ず時刻ｔ3よりも遅い時
間とされる。

【００５５】従って、ライト用データバスＷＢＳＮがダ
ミーワードとして動作する時刻ｔ2の後、時刻ｔ3にてセ
ンス動作を行い、その後、ライト（書込）データをライ
ト用データバスＷＢＳＮに載せ、時刻ｔ5でライト動作
が行なわれるので、ライト用データバスＷＢＳＮがダミ
ーワードとして動作する時間と、ライト用のデータバス
として動作する時間が、互いに重なることはない。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
ゲート受け方式において、ダミーワード線とライト用の
データバスを共通化したことにより、センスアンプ部の
配線本数を２本削減でき、その分チップ面積を小さくす
るという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施の形態の回路構成を示す図であ
る。

【図２】本発明の実施の形態の動作の一例を説明するた
めのタイミング図である。

【図３】従来技術の回路構成を示す図である。

【図４】図３に示した回路の動作を説明するためのタイ
ミング図である。

【図５】別の従来技術の回路構成を示す図である。

【図６】図５に示した回路構成の動作を説明するための
タイミング図である。

【符号の説明】

ＭＣ１、ＭＣ２ メモリセル ＢＬＮ、ＢＬＴ ビット線 ＷＢＳＮ、ＷＢＳＴ ライト用データバス ＲＢＳＮ、ＲＢＳＴ リード用データバス ＷＬ１、ＷＬ２ ワード線 ＹＳＷ 制御信号 ＳＡＮ、ＳＡＰ センスアンプ制御信号

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】マトリクス状に配置された１トランジス
   タ、１容量型の複数のメモリセルと、 前記メモリセルが複数個接続されたビット線を２本１組
   とするビット線対と、 互いに相補な２本１組から成り前記ビット線対にそれぞ
   れトランジスタを介し接続され、データを書き込むため
   のライト用データバス対と、前記ライト用データバス対と独立に設けられ、互いに相
   補な２本１組から成り前記ビット線対にそれぞれトラン
   ジスタを介して接続され、データを読み出すためのリー
   ド用データバス対と 、 を備え、 前記ビット線対の一方のビット線と、前記ライト用デー
   タバス対の一方の配線との間に第１の容量素子を配置
   し、 前記ビット線対の他方のビット線と前記ライト用データ
   バス対の他方の配線との間に第２の容量素子を配置して
   なることを特徴とするダイナミック型半導体メモリ回路
   装置。
2. 【請求項２】複数のメモリセルに接続されるビット線対
   と、 前記ビット線対の各々に、制御信号による導通が制御さ
   れるスイッチ素子を介して接続される、データを書き込
   むための相補型のライト用データバス対と、前記ライト用データバス対と独立に設けられ、前記ビッ
   ト線対の各々に、スイッチ素子を介して接続され、デー
   タを読み出すための相補型のリード用データバス対と 、 を備え、 前記ライト用データバス対をダミーワード線と共通化さ
   せる手段として、前記ライト用データバス対と前記ビッ
   ト線対との間にそれぞれ容量を接続したことを特徴とす
   る半導体記憶装置。
3. 【請求項３】前記ライト用データバス対が、前記ビット
   線対の各々に、選択制御信号及びライトスイッチ信号が
   アクティブとされた時に導通状態とされるスイッチ素子
   を介して接続される、ことを特徴とする請求項２記載の
   半導体記憶装置。