JPH054753B2 - - Google Patents
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- JPH054753B2 JPH054753B2 JP61007271A JP727186A JPH054753B2 JP H054753 B2 JPH054753 B2 JP H054753B2 JP 61007271 A JP61007271 A JP 61007271A JP 727186 A JP727186 A JP 727186A JP H054753 B2 JPH054753 B2 JP H054753B2
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- channel transistor
- sense amplifier
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- 239000004065 semiconductor Substances 0.000 claims description 11
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
〔発明の技術分野〕
本発明は半導体記憶装置、特にビツト線とセン
スアンプとの間にバリアトランジスタを有するメ
モリにおけるビツト線とリストア回路との接続に
関する。 〔発明の技術的背景〕 この種の従来のメモリ、たとえばダイナミツク
型RAM（ランダム・アクセス・メモリ）におい
ては、第２図に示すようにメモリセルアレイの各
カラムのビツト線対BL，の一端側に直列にた
とえばＮチヤネル型MOSトランジスタからなる
バリアトランジスタT1，T2が挿入されており、
このバリアトランジスタT1，T2を基準にしてメ
モリセル側とは反対側のビツト線対部分にリスト
ア回路１および同期信号φ1を受けてセンス増
幅・ラツチ動作を行なう同期型のセンスアンプ２
が接続されている。なお、ビツト線対BL，の
他端側にプリチヤージ・イコライズ回路（図示せ
ず）が接続されている。 周知の通り、ダイナミツクRAMにおけるメモ
リセルデータの読み出しはビツト線対BL、に
生じる僅かな電位差をセンスアンプ２により増幅
して読み出しデータ“１”または“０”を決定す
るのであるが、ダイナミツクRAMの集積化が進
めば進むほどビツト線BL，の負荷容量が大き
くなつてセンス時間が長くなるという問題が生じ
るので、その対策としてビツト線BL，とセン
スアンプ２との間に前記バリアトランジスタT1，
T2による抵抗成分を挿入してセンスアンプ２に
よりビツト線電位のラツチを早く行なわせるよう
になつている。 上記バリアトランジスタT1，T2のゲートには
バリア制御信号φTが与えられるものであり、こ
の信号φTはビツト線プリチヤージ方式に応じて
次表に示すような電位が使用されている。
スアンプとの間にバリアトランジスタを有するメ
モリにおけるビツト線とリストア回路との接続に
関する。 〔発明の技術的背景〕 この種の従来のメモリ、たとえばダイナミツク
型RAM（ランダム・アクセス・メモリ）におい
ては、第２図に示すようにメモリセルアレイの各
カラムのビツト線対BL，の一端側に直列にた
とえばＮチヤネル型MOSトランジスタからなる
バリアトランジスタT1，T2が挿入されており、
このバリアトランジスタT1，T2を基準にしてメ
モリセル側とは反対側のビツト線対部分にリスト
ア回路１および同期信号φ1を受けてセンス増
幅・ラツチ動作を行なう同期型のセンスアンプ２
が接続されている。なお、ビツト線対BL，の
他端側にプリチヤージ・イコライズ回路（図示せ
ず）が接続されている。 周知の通り、ダイナミツクRAMにおけるメモ
リセルデータの読み出しはビツト線対BL、に
生じる僅かな電位差をセンスアンプ２により増幅
して読み出しデータ“１”または“０”を決定す
るのであるが、ダイナミツクRAMの集積化が進
めば進むほどビツト線BL，の負荷容量が大き
くなつてセンス時間が長くなるという問題が生じ
るので、その対策としてビツト線BL，とセン
スアンプ２との間に前記バリアトランジスタT1，
T2による抵抗成分を挿入してセンスアンプ２に
よりビツト線電位のラツチを早く行なわせるよう
になつている。 上記バリアトランジスタT1，T2のゲートには
バリア制御信号φTが与えられるものであり、こ
の信号φTはビツト線プリチヤージ方式に応じて
次表に示すような電位が使用されている。
上記従来のメモリにおいては、Ｎチヤネル型バ
リアトランジスタを設けることによつてビツト線
の電位がバリアトランジスタのしきい値分下がつ
てしまうことを改善するために、メモリ周辺回路
として上記制御信号φTを発生するための昇圧回
路が必要であり、これに伴つて設計の複雑さ、回
路構成の複雑さ、メモリチツプ上の占有面積の増
大ひいてはメモリチツプ面積の増大をきたすとい
う問題があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
バリアトランジスタを設けても、ビツト線の電位
がバリアトランジスタのしきい値分下がつたり、
また、上がつたりすることがなく、また、バリア
トランジスタ制御信号用昇圧回路を必要とせず、
設計の簡易化、回路構成の簡易化、チツプ面積の
小形化を図り得る半導体記憶装置を提供するもの
である。 〔発明の概要〕 本発明の半導体記憶装置は、第１のビツト線
と、この第１のビツト線に相補な第２のビツト線
と、Ｎチヤネル型トランジスタの電流通路を介し
て第１、第２のビツト線のいずれか一方を選択し
て低電位とするように構成されたセンスアンプ
と、Ｐチヤネル型トランジスタの電流通路を介し
て第１、第２のビツト線のうち他方を選択して高
電位するように構成されたリストア回路と、を具
備する。そして、センスアンプとリストア回路と
の相互間における第１のビツト線に、ゲートに導
通電位が供給される第１のバリアトランジスタの
電流通路を挿設し、センスアンプとリストア回路
との相互間における第２のビツト線に、ゲートに
導通電位が供給される第２のバリアトランジスタ
の電流通路を挿設していることを特徴とするもの
である。 これによつて、バリアトランジスタの挿入によ
る効果を失うことなく、ビツト電位がしきい値分
下がることを改善するためのバリアトランジスタ
制御信号用昇圧回路が不要になり、回路設計、パ
ターン設計の簡単化、回路構成の簡単化、チツプ
面積の小形化が可能になる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。 第１図はたとえば1/2VCCプリチヤージ方式の
ダイナミツクRAMのメモリセルアレイにおける
１カラム分に対応するビツト線対BL，に対す
るリストア回路１、バリアトランジスタT1，T2
および同期型のセンスアンプ２の回路接続を示し
ており、第２図を参照して前述した回路接続に比
べてリストア回路１がビツト線対BL，に直接
に接続されている（つまり、バリアトランジスタ
T1，T2を基準としてメモリセル側に接続されて
いる）点およびこのバリアトランジスタT1，T2
のゲートに一定電位たとえば電源電位VCCが印加
される点が異なり、その他は同じであるので同一
符号を付してその説明を省略する。 なお、上記例はCMOS（相補性絶縁ゲート型）
メモリの場合を示しており、センスアンプ２は２
個のＮチヤネルエンハンスメント型MOSトラン
ジスタN1，N2がフリツプフロツプ回路を形成す
るように接続されてなり、センスアンプ制御信号
φ1によりスイツチング制御されるＮチヤネルエ
ンハンスメント型MOSトランジスタN3により動
作、非動作状態が制御されるようになつている。
また、バリアトランジスタT1，T2はそれぞれＮ
チヤネルエンハンスメント型MOSトランジスタ
が用いられている。また、リストア回路１は２個
のＰチヤネルエンハンスメント型MOSトランジ
スタP1，P2がフリツプフロツプ回路を形成する
ように接続されてなり、リストア制御信号により
動作、非動作状態が制御されるようになつてい
る。 次に、上記回路の動作を説明する。 (1) プリチヤージ動作に際して、バリアトランジ
スタT1，T2のゲート電位VCCが（ビツト線プリ
チヤージ電位1/2VCC＋バリアトランジスタT1，
T2の閾値電圧VT）より高いのでバリアトラン
ジスタT1，T2はオン状態であり、プリチヤー
ジ回路（図示せず）によるビツト線プリチヤー
ジ動作に支障は生じない。 (2) メモリセルデータの読み出し時は、先ずセン
スアンプ制御信号φ1がハイレベルになり、セ
ンスアンプ２がビツト線対BL，間に生じて
いる電位差（これは、アドレス入力に応じて選
択されたメモリセルの保持電荷により一方のビ
ツト線に生じた電位と、他方のビツト線に接続
されているダミーセルが選択されることによつ
てこのビツト線に生じた電位との差である）の
センス増幅を行なう。次に、リストア回路１が
動作してビツト線のリストアを行なうが、リス
トア回路１はビツト線対BL，に直接に設け
られているので、バリアトランジスタT1，T2
のゲート電位VCCであつてもビツト線電位を
VCC電位まで十分に引き上げることが可能であ
る。 (3) メモリセルへのデータの書き込みに際して
は、センスアンプ２を動作させて書き込み入力
データに応じてビツト線対BL，の電位の高
低関係が定まる。この場合、選択されたメモリ
セルのデータを“１”から“０”もしくは
“０”から“１”へ反転させる場合にも、セン
スアンプ２によりビツト線BL，の電位関係
を反転させたときにこのビツト線電位がバリア
トランジスタT1，T2を経てリストア回路１を
反転させるようになり、このリストア回路１に
よつてビツト線電位をVCC電位に引き上げるこ
とが可能である。 上記メモリにおいては、バリアトランジスタ
T1，T2のゲート電位をVCC電位に固定したままで
よいので、バリアトランジスタ制御信号用昇圧回
路を必要としなくなり、回路設計、パターン設計
が非常に簡単になり、回路構成の簡易化、チツプ
面積の小形化を図ることができる。 また、リストア回路１がビツト線対に直接に接
続されることによつて、センスアンプ２の負荷容
量が従来例に比べて少なくともリストア回路１の
容量分だけ小さくなるので、センスアンプ２のセ
ンス動作時間は負荷容量にほぼ比例することから
従来例よりも短かく（センス動作が早く）なる。 また、リストア回路１からビツト線対BL，
の終端までの抵抗は、従来例ではビツト線そのも
のの抵抗とバリアトランジスタT1，T2の抵抗成
分とが直列に接続されているので大きいが、本実
施例ではビツト線の抵抗のみである。そして、ビ
ツト線のリストア時間は上記抵抗にほぼ比例する
ことから、本実施例は従来例に比べて短かく（リ
ストア動作が早く）なる。これによつて、特にデ
ータの書き込み時は書き込み動作の高速化が可能
になり、メモリ動作の高速化が達成される。 なお、本発明は上記実施例に限らず、センスア
ンプをＰチヤネルMOSトランジスタを用いて構
成すると共にバリアトランジスタにＰチヤネル
MOSトランジスタを用いてそのゲートにVSS電位
（接地電位）を与えるようにした場合でも上記実
施例と同様な効果が得られる。また、リストア回
路は、Ｐチヤネルトランジスタを用いようとＮチ
ヤネルトランジスタを用いようとリストア制御信
号のアクテイブレベルを適切に選ぶことによつて
リスト動作が可能であり、NMOSメモリ、
PMOSメモリ、CMOSメモリの全てに適応でき
る。 〔発明の効果〕 上述したように本発明の半導体記憶装置によれ
ば、バリアトランジスタをセンスアンプとリスト
ア回路との間に設けてリストア回路をビツト線に
直接に接続し、そのゲートに一定電位（VCC電位
またはVSS電位）を印加することによつて、バリ
アトランジスタ制御信号用昇圧回路を必要としな
くなり、設計の簡単化、回路構成の簡易化、チツ
プ面積の小形化を実現できる。しかも、センス動
作、リストア動作の高速化を図ることができるの
で、高集積、大容量のメモリに好適である。
リアトランジスタを設けることによつてビツト線
の電位がバリアトランジスタのしきい値分下がつ
てしまうことを改善するために、メモリ周辺回路
として上記制御信号φTを発生するための昇圧回
路が必要であり、これに伴つて設計の複雑さ、回
路構成の複雑さ、メモリチツプ上の占有面積の増
大ひいてはメモリチツプ面積の増大をきたすとい
う問題があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
バリアトランジスタを設けても、ビツト線の電位
がバリアトランジスタのしきい値分下がつたり、
また、上がつたりすることがなく、また、バリア
トランジスタ制御信号用昇圧回路を必要とせず、
設計の簡易化、回路構成の簡易化、チツプ面積の
小形化を図り得る半導体記憶装置を提供するもの
である。 〔発明の概要〕 本発明の半導体記憶装置は、第１のビツト線
と、この第１のビツト線に相補な第２のビツト線
と、Ｎチヤネル型トランジスタの電流通路を介し
て第１、第２のビツト線のいずれか一方を選択し
て低電位とするように構成されたセンスアンプ
と、Ｐチヤネル型トランジスタの電流通路を介し
て第１、第２のビツト線のうち他方を選択して高
電位するように構成されたリストア回路と、を具
備する。そして、センスアンプとリストア回路と
の相互間における第１のビツト線に、ゲートに導
通電位が供給される第１のバリアトランジスタの
電流通路を挿設し、センスアンプとリストア回路
との相互間における第２のビツト線に、ゲートに
導通電位が供給される第２のバリアトランジスタ
の電流通路を挿設していることを特徴とするもの
である。 これによつて、バリアトランジスタの挿入によ
る効果を失うことなく、ビツト電位がしきい値分
下がることを改善するためのバリアトランジスタ
制御信号用昇圧回路が不要になり、回路設計、パ
ターン設計の簡単化、回路構成の簡単化、チツプ
面積の小形化が可能になる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。 第１図はたとえば1/2VCCプリチヤージ方式の
ダイナミツクRAMのメモリセルアレイにおける
１カラム分に対応するビツト線対BL，に対す
るリストア回路１、バリアトランジスタT1，T2
および同期型のセンスアンプ２の回路接続を示し
ており、第２図を参照して前述した回路接続に比
べてリストア回路１がビツト線対BL，に直接
に接続されている（つまり、バリアトランジスタ
T1，T2を基準としてメモリセル側に接続されて
いる）点およびこのバリアトランジスタT1，T2
のゲートに一定電位たとえば電源電位VCCが印加
される点が異なり、その他は同じであるので同一
符号を付してその説明を省略する。 なお、上記例はCMOS（相補性絶縁ゲート型）
メモリの場合を示しており、センスアンプ２は２
個のＮチヤネルエンハンスメント型MOSトラン
ジスタN1，N2がフリツプフロツプ回路を形成す
るように接続されてなり、センスアンプ制御信号
φ1によりスイツチング制御されるＮチヤネルエ
ンハンスメント型MOSトランジスタN3により動
作、非動作状態が制御されるようになつている。
また、バリアトランジスタT1，T2はそれぞれＮ
チヤネルエンハンスメント型MOSトランジスタ
が用いられている。また、リストア回路１は２個
のＰチヤネルエンハンスメント型MOSトランジ
スタP1，P2がフリツプフロツプ回路を形成する
ように接続されてなり、リストア制御信号により
動作、非動作状態が制御されるようになつてい
る。 次に、上記回路の動作を説明する。 (1) プリチヤージ動作に際して、バリアトランジ
スタT1，T2のゲート電位VCCが（ビツト線プリ
チヤージ電位1/2VCC＋バリアトランジスタT1，
T2の閾値電圧VT）より高いのでバリアトラン
ジスタT1，T2はオン状態であり、プリチヤー
ジ回路（図示せず）によるビツト線プリチヤー
ジ動作に支障は生じない。 (2) メモリセルデータの読み出し時は、先ずセン
スアンプ制御信号φ1がハイレベルになり、セ
ンスアンプ２がビツト線対BL，間に生じて
いる電位差（これは、アドレス入力に応じて選
択されたメモリセルの保持電荷により一方のビ
ツト線に生じた電位と、他方のビツト線に接続
されているダミーセルが選択されることによつ
てこのビツト線に生じた電位との差である）の
センス増幅を行なう。次に、リストア回路１が
動作してビツト線のリストアを行なうが、リス
トア回路１はビツト線対BL，に直接に設け
られているので、バリアトランジスタT1，T2
のゲート電位VCCであつてもビツト線電位を
VCC電位まで十分に引き上げることが可能であ
る。 (3) メモリセルへのデータの書き込みに際して
は、センスアンプ２を動作させて書き込み入力
データに応じてビツト線対BL，の電位の高
低関係が定まる。この場合、選択されたメモリ
セルのデータを“１”から“０”もしくは
“０”から“１”へ反転させる場合にも、セン
スアンプ２によりビツト線BL，の電位関係
を反転させたときにこのビツト線電位がバリア
トランジスタT1，T2を経てリストア回路１を
反転させるようになり、このリストア回路１に
よつてビツト線電位をVCC電位に引き上げるこ
とが可能である。 上記メモリにおいては、バリアトランジスタ
T1，T2のゲート電位をVCC電位に固定したままで
よいので、バリアトランジスタ制御信号用昇圧回
路を必要としなくなり、回路設計、パターン設計
が非常に簡単になり、回路構成の簡易化、チツプ
面積の小形化を図ることができる。 また、リストア回路１がビツト線対に直接に接
続されることによつて、センスアンプ２の負荷容
量が従来例に比べて少なくともリストア回路１の
容量分だけ小さくなるので、センスアンプ２のセ
ンス動作時間は負荷容量にほぼ比例することから
従来例よりも短かく（センス動作が早く）なる。 また、リストア回路１からビツト線対BL，
の終端までの抵抗は、従来例ではビツト線そのも
のの抵抗とバリアトランジスタT1，T2の抵抗成
分とが直列に接続されているので大きいが、本実
施例ではビツト線の抵抗のみである。そして、ビ
ツト線のリストア時間は上記抵抗にほぼ比例する
ことから、本実施例は従来例に比べて短かく（リ
ストア動作が早く）なる。これによつて、特にデ
ータの書き込み時は書き込み動作の高速化が可能
になり、メモリ動作の高速化が達成される。 なお、本発明は上記実施例に限らず、センスア
ンプをＰチヤネルMOSトランジスタを用いて構
成すると共にバリアトランジスタにＰチヤネル
MOSトランジスタを用いてそのゲートにVSS電位
（接地電位）を与えるようにした場合でも上記実
施例と同様な効果が得られる。また、リストア回
路は、Ｐチヤネルトランジスタを用いようとＮチ
ヤネルトランジスタを用いようとリストア制御信
号のアクテイブレベルを適切に選ぶことによつて
リスト動作が可能であり、NMOSメモリ、
PMOSメモリ、CMOSメモリの全てに適応でき
る。 〔発明の効果〕 上述したように本発明の半導体記憶装置によれ
ば、バリアトランジスタをセンスアンプとリスト
ア回路との間に設けてリストア回路をビツト線に
直接に接続し、そのゲートに一定電位（VCC電位
またはVSS電位）を印加することによつて、バリ
アトランジスタ制御信号用昇圧回路を必要としな
くなり、設計の簡単化、回路構成の簡易化、チツ
プ面積の小形化を実現できる。しかも、センス動
作、リストア動作の高速化を図ることができるの
で、高集積、大容量のメモリに好適である。
第１図は本発明の一実施例に係る1/2VCCプリ
チヤージ方式のダイナミツクRAMの一部を示す
回路図、第２図は従来のダイナミツクRAMの一
部を示す回路図である。 １……リストア回路、２……センスアンプ、
BL，……ビツト線、T1，T2……バリアトラ
ンジスタ。
チヤージ方式のダイナミツクRAMの一部を示す
回路図、第２図は従来のダイナミツクRAMの一
部を示す回路図である。 １……リストア回路、２……センスアンプ、
BL，……ビツト線、T1，T2……バリアトラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１のビツト線と、 前記第１のビツト線に相補な第２のビツト線
と、 Ｎチヤネル型トランジスタの電流通路を介して
前記第１、第２のビツト線のいずれか一方を選択
して低電位とするように構成されたセンスアンプ
と、 Ｐチヤネル型トランジスタの電流通路を介して
前記第１、第２のビツト線のうち他方を選択して
高電位するように構成されたリストア回路と、を
具備し、 前記センスアンプと前記リストア回路との相互
間における前記第１のビツト線に、ゲートに導通
電位が供給される第１のバリアトランジスタの電
流通路を挿設し、前記センスアンプと前記リスト
ア回路との相互間における前記第２のビツト線
に、ゲートに導通電位が供給される第２のバリア
トランジスタの電流通路を挿設したことを特徴と
する半導体記憶装置。 ２ 前記リストア回路は、前記第１のビツト線に
電流通路の一端を接続し、ゲートを前記第２のビ
ツト線に接続した第１のＰチヤネル型トランジス
タと、 前記第２のビツト線に電流通路の一端を接続
し、ゲートを前記第１のビツト線に接続した第２
のＰチヤネル型トランジスタと、で成り、 前記センスアンプは、前記第１のビツト線に電
流通路の一端を接続し、ゲートを前記第２のビツ
ト線に接続した第１のＮチヤネル型トランジスタ
と、 前記第２のビツト線に電流通路の一端を接続
し、ゲートを前記第１のビツト線に接続した第２
のＮチヤネル型トランジスタと、で成り、 前記第１のＰチヤネル型トランジスタの電流通
路の他端と前記第２のＰチヤネル型トランジスタ
の電流通路の他端とを互いに接続し、この接続点
を高電位の供給端とし、 前記第１のＮチヤネル型トランジスタの電流通
路の他端と前記第２のＮチヤネル型トランジスタ
の電流通路の他端とを互いに接続し、この接続点
を低電位の供給端としたことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３ 前記第１、第２のバリアトランジスタはそれ
ぞれＮチヤネル型トランジスタで成り、前記導通
電位は電源電位であることを特徴とする特許請求
の範囲第１項または第２項いずれかに記載の半導
体記憶装置。 ４ 前記第１、第２のバリアトランジスタはそれ
ぞれＰチヤネル型トランジスタで成り、前記導通
電位は接地電位であることを特徴とする特許請求
の範囲第１項または第２項いずれかに記載の半導
体記憶装置。 ５ 前記高電位はリストア制御信号により与えら
れることを特徴とする特許請求の範囲第１項乃至
第４項いずれかに記載の半導体記憶装置。 ６ 前記リストア制御信号は直接に前記高電位の
供給端に供給されることを特徴とする特許請求の
範囲第５項に記載の半導体記憶装置。 ７ 前記低電位はセンスアンプ制御信号により与
えられることを特徴とする特許請求の範囲第５項
または第６項いずれかに記載の半導体記憶装置。 ８ 前記低電位はセンスアンプ制御信号により開
閉動作されるトランジスタの電流通路を介して前
記低電位の供給端に供給されることを特徴とする
特許請求の範囲第７項 に記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007271A JPS62165787A (ja) | 1986-01-17 | 1986-01-17 | 半導体記憶装置 |
| EP87300389A EP0230385B1 (en) | 1986-01-17 | 1987-01-16 | Semiconductor memory |
| KR870000302A KR870007517A (ko) | 1986-01-17 | 1987-01-16 | 반도체 기억장치 |
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Citations (4)
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Patent Citations (4)
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