DE3788573T2

DE3788573T2 - Halbleiterspeicher.

Info

Publication number: DE3788573T2
Application number: DE3788573T
Authority: DE
Inventors: Shuso C O Patent Divisio Fujii; Masaki C O Patent Divi Ogihara; Yoshio C O Patent Divisi Okada
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-01-17
Filing date: 1987-01-16
Publication date: 1994-05-26
Anticipated expiration: 2007-01-17
Also published as: EP0230385B1; EP0230385A3; DE3788573D1; KR870007517A; JPS62165787A; JPH054753B2; EP0230385A2

Description

Die Erfindung betrifft einen Halbleiterspeicher. Insbesondere betrifft sie einen Speicher, der folgendes aufweist: eine Speicherzelle zum Speichern von Daten, ein Bitleitungspaar zum Übertragen von Daten zu der und von der Speicherzelle, einen Leseverstärker mit MOS-Transistoren eines ersten Leitfähigkeitstyps, wobei der Leseverstärker an das Bitleitungspaar gekoppelt ist, um die Daten zu verstärken, eine Rückspeicherschaltung mit MOS-Transistoren eines zweiten Leitfähigkeitstyps, wobei die Rückspeicherschaltung an das Bitleitungspaar gekoppelt ist, um Daten rückzuspeichern, und eine Barrier-Transistoreinrichtung mit MOS-Transistoren eines ersten Leitfähigkeitstyps, wobei die Barrier-Transistoreinrichtung in das Bitleitungspaar eingefügt ist, um das Bitleitungspaar in einen ersten und einen zweiten Abschnitt zu teilen, wobei die Speicherzelle und die Rückspeicherschaltung mit dem ersten Abschnitt verbunden sind und der Leseverstärker mit dem zweiten Abschnitt verbunden ist.
Wie in Fig. 1 dargestellt, werden in herkömmlichen Speichern dieser Art, z. B. im dynamischen RAM (Speicher mit wahlfreiem Zugriff) Barrier- Transistoren T1 und T2, die durch n-Kanal-MOS-Transistoren gebildet werden, in Reihe an einem Ende des Bitleitungspaars BL und jeder Spalte der Speicherzellenanordnung 3 und der Hilfszellenschaltung 4 eingefügt. Die Rückspeicherschaltung 1 und der Synchronleseverstärker 2 sind auf der gegenüberliegenden Seite der Speicherzellenanordnung 3 unter Verwendung der Barrier-Transistoren T1 und T2 als Referenz mit dem Bitleitungspaarabschnitt verbunden. Dieser Leseverstärker 2 führt die Leseverstärkung und den Zwischenspeichervorgang durch, wenn er das Synchronisationssignal Φ1 empfängt. Eine Voraufladungsentzerrerschaltung 5 ist mit dem anderen Ende des Bitleitungspaares BL und verbunden.
Um die Speicherzellendaten in einem dynamischen RAM zu lesen, liest der Leseverstärker 2 bekanntlich die geringe Potentialdifferenz, die im Bitleitungspaar BL und erzeugt wird, wobei er sie verstärkt und das Datenelement "1" oder "0" feststellt. Es besteht jedoch ein Problem dabei, nämlich je mehr die Integration der dynamischen RAMs voranschreitet, um so größer wird die Lastkapazität der Bitleitungen BL und und um so länger wird die Lesezeit. Um dem entgegenzuwirken, wird eine Widerstandskomponente auf der Grundlage von Barrier-Transistoren T1 und T2 zwischen die Bitleitungen BL und und den Leseverstärker 2 so eingefügt, daß das Zwischenspeichern des Bitleitungspotentials durch den Leseverstärker 2 beschleunigt wird.
Ein Sperrschichtsteuersignal ΦT wird an die Gates der Barrier- Transistoren T1 und T2 angelegt. Die Potentiale, die in der folgenden Tabelle dargestellt sind, werden entsprechend dem Bitleitungsvoraufladungssystem für dieses Signal ΦT verwendet.
Bitleitungsvoraufladen Lesen Rückspeichern voraufladungspotential
(Stromquellenpotential)
(Massepotential) Bitleitungsvoraufladen Lesen Rückspeichern Voraufladungspotential VCC Stromquellenpotential Massepotential
Hierbei ist VT die Schwellspannung der Barrier-Transistoren T1 und T2. Beim Rückspeichern ist es folglich erforderlich, ein Bitleitungspotential Vcc verfügbar zu machen. Somit braucht jedes System zu diesem Zeitpunkt, um die Barrier-Transistoren T1 und T2 in den eingeschalteten Zustand zu versetzen, als Potential ΦT ein größeres Potential als (Vcc + VT). Dabei ist es bei dem Vss-Voraufladungssystem und dem Vcc/2-System erforderlich, das Potential hochzusetzen, so daß während des Rückspeicherns, anders als bei anderen Perioden, folgendes gilt: ΦT ≥ Vcc + VT.
Bei dem oben erwähnten herkömmlichen Speichern ist eine Spannungshochsetzschaltung (in der Figur nicht dargestellt) als periphere Speicherschaltung erforderlich, um das Steuersignal ΦT zu erzeugen. Dies führt zu problematischen Begleiterscheinungen, nämlich insofern, als Entwurf und Aufbau komplizierter werden, die auf dem Speicherchip eingenommene Oberfläche größer wird und folglich die Fläche, die das Speicherchip einnimmt, größer wird.
Eine bekannte Anordnung einer Speicherzelle mit einem Leseverstärker und einer Rückspeicherschaltung, die in ein Bitleitungspaar eingeschaltet ist, wie im obenstehenden, einleitenden Absatz beschrieben, ist in IEEE Int. Solid State Circuits Conference, Digest of Technical Papers, 24. Februar 1984, S. 278 bis 279, 354 offenbart. Eine bekannte Differentialleseverstärkerschaltung ist in IBM Technical Disclosure Bulletin, Bd. 17, Nr. 6, November 1974, S. 1797 bis 1798, offenbart.
Es ist eine Aufgabe der Erfindung, einen Halbleiterspeicher bereitzustellen, bei dem das Gate-Potential der Barrier-Transistoren konstant ist, um die Notwendigkeit für eine Spannungshochsetzschaltung für das Barrier-Transistorsteuersignal zu beseitigen. Dadurch wird der Aufbau einfacher, die Schaltung kann leichter gebaut werden, und die erforderliche Chipfläche kann verringert werden.
Der Halbleiterspeicher gemäß dieser Erfindung hat als charakteristisches Merkmal, daß die MOS-Transistoren der Barrier- Transistoreinrichtung über ihre Gates mit einer Konstantspannung verbunden sind und über ihre Sources und Drains jeweils mit dem Bitleitungspaar zwischen dem ersten und dem zweiten Abschnitt in Reihe geschaltet sind, so daß die verstärkten Daten über den zweiten Abschnitt nach draußen abgegeben werden und die Barrier-Transistoreinrichtung die Lastkapazität des Leseverstärkers verringert.
Auf diese Weise entsteht durch das Einfügen der Barrier-Transistoren kein Leistungsverlust, und deshalb ist eine Spannungshochsetzschaltung für das Barrier-Transistorsteuersignal nicht mehr erforderlich.
Fig. 1 ist ein Schaltbild eines Teils eines herkömmlichen dynamischen RAMs.
Fig. 2 ist ein Schaltbild eines Teils eines dynamischen RAMs mit einem Vcc/2-Voraufladungssystem gemäß einer erfindungsgemäßen Ausführungsform.
Eine Ausführungsform dieser Erfindung wird nachstehend mit Bezug auf die Zeichnungen erläutert.
Fig. 2 zeigt die Schaltverbindungen der Rückspeicherschaltung 1, der Barrier-Transistoren T1 und T2 und des Synchronleseverstärkers 2 für das Bitleitungspaar BL und , das 1 Spalte in der Speicherzellenanordnung 3, z. B. in einem dynamischen RAM mit Vcc/2-Voraufladungssystem, entspricht. Die Vorrichtung gemäß Fig. 1 unterscheidet sich von den Schaltungsverbindungen, die oben beschrieben worden sind, in zwei wesentlichen Aspekten. Der erste Unterschied besteht darin, daß die Rückspeicherschaltung 1 direkt mit dem Bitleitungspaar BL und verbunden ist (d. h. daß sie die Barrier-Transistoren T1 und T2 als Referenz verwendet und auf der Seite der Speicherzelle angeschlossen ist). Der zweite Punkt besteht darin, daß ein Konstantpotential, z. B. ein Stromquellenpotential Vcc, an die Gutes der Barrier-Transistoren T1 und T2 angelegt wird. Die gleichen Bezugszeichen, die in Fig. 1 erscheinen, werden auch für die übrigen Bestandteile gemäß Fig. 2 verwendet.
Diese Ausführungsform zeigt den fall mit einem CMOS-Speicher (Komplementär-Speicher mit isoliertem Gate). Der Leseverstärker 2 ist derartig geschaltet, daß zwei n-Kanal-Anreicherungs-MOS-Transistoren N1 und N2 eine flipflop-Schaltung bilden. Somit wird der Betriebs- bzw. Nichtbetriebszustand durch den n-Kanal-Anreicherungs-MOS-Transistor N2 gesteuert, dessen Schaltvorgänge wiederum durch das Steuersignal des Leseverstärkers Φ1 gesteuert werden. Als Barrier-Transistoren T1 und T2 werden ebenfalls n-Kanal-Anreicherungs-MOS-Transistoren verwendet. Außerdem ist die Rückspeicherschaltung 1 so geschaltet, daß zwei p-Kanal- Anreicherungs-MOS-Transistoren P&sub1; und P&sub2; eine flipflop-Schaltung bilden. Der Betriebs- bzw. Nichtbetriebszustand wird also durch das Rückspeichersteuersignal gesteuert.
Nachstehend wird der Betrieb der oben erwähnten Schaltungen erläutert.
(1) Da im Voraufladungsbetrieb das Gate-Potential Vcc der Barrier- Transistoren T1 und T2 höher ist als das Voraufladungspotential Vcc/2 der Bitleitung + die Schwellspannung VT der Barrier-Transistoren T1 und T2, befinden sich die Barrier-Transistoren T1 und T2 im eingeschalteten Zustand. Daher treten im Voraufladungsbetrieb der Bitleitung durch die Voraufladungsschaltung 5 keine Störungen auf.
(2) Wenn die Speicherzellendaten gelesen werden, nimmt das Steuersignal Φ1 des Leseverstärkers Hochpegel an, und der Leseverstärker 2 führt die Leseverstärkung der Potentialdifferenz durch, die zwischen dem Bitleitungspaar BL und erzeugt worden ist. Dies ist die Differenz zwischen dem Potential, das in der einen Bitleitung BL mittels der Halteladung der Speicherzelle 20 erzeugt wird, die entsprechend der eingegebenen Adresse ausgewählt worden ist, und dem Potential, das in dieser Bitleitung BL durch eine gewählte Hilfszelle 22 erzeugt wird, die mit der anderen Bitleitung verbunden ist. Als nächstes wird die Rückspeicherschaltung 1 aktiv und speichert das Bitleitungspaar zurück. Da die Rückspeicherschaltung 1 direkt auf dem Bitleitungspaar BL und angeordnet ist, ist es möglich, das Bitleitungspotential hinreichend bis zu dem erforderlichen Wert des Potentials Vcc heraufzusetzen, obwohl das Gate-Potential der Barrier-Transistoren T1 und T2 nur das Potential Vcc ist.
(3) Beim Schreiben der Daten in eine Speicherzelle wird der Leseverstärker 2 aktiv, und das Verhältnis zwischen Hochpegel und Tiefpegel der Potentiale der Bitleitungen BL und wird anhand der Schreibeingabedaten bestimmt. Selbst wenn in diesem Fall die gewählten Speicherdaten sich von "1" auf "0" oder von "0" auf "1" ändern, wenn das Verhältnis der Potentiale der Bitleitungen BL und sich durch den Leseverstärker 2 umkehrt, wird dieses Bitleitungspotential durch die Barrier-Transistoren T1 und T2 hindurchgeführt und stellt die Rückspeicherschaltung 1 um. Dann ist es möglich, das Potential der Bitleitung durch die Rückspeicherschaltung 1 auf das Potential Vcc hochzusetzen.
Da bei dem oben beschriebenen Speicher das Gate-Potential der Barrier-Transistoren T1 und T2 auf das Potential Vcc gesetzt werden kann, ist eine Hochsetzschaltung für das Barrier-Transistorsteuersignal nicht mehr erforderlich. Dadurch ist der Schaltkreisentwurf und der Aufbau viel einfacher, die Schaltkreisherstellung ist leichter, und die Chip-Oberfläche kann verringert werden.
Wenn die Rückspeicherschaltung 1 direkt mit dem Bitleitungspaar verbunden wird, wird außerdem, da die Lastkapazität des Leseverstärkers 2 mindestens um die Kapazität der Rückspeicherschaltung 1 im Vergleich zu herkömmlichen Beispielen verringert wird, die Lesezeit des Leseverstärkers 2 kürzer (das Lesen wird schneller), weil es fast proportional zur Lastkapazität erfolgt.
Ferner ist der Widerstand von der Rückspeicherschaltung 1 bis zum hinteren Ende des Bitleitungspaars BL und bei herkömmlichen Schaltungen groß, da der Widerstand der Bitleitung selbst und die Widerstandskomponente der Barrier-Transistoren T1 und T2 in Reihe geschaltet sind. In dieser Ausführungsform wird jedoch diese Widerstandskomponente lediglich durch den Widerstand der Bitleitung gebildet. Weil die Rückspeicherzeit der Bitleitung fast proportional zu dem oben erwähnten Widerstand ist, verringert sich die Rückspeicherzeit bei dieser Ausführungsform im Vergleich zu herkömmlichen Beispielen. Folglich wird es möglich, den Betrieb zu beschleunigen, insbesondere wenn Daten geschrieben werden, und es kann eine Beschleunigung der Arbeit des Speichers erzielt werden.
Die vorliegende Erfindung ist jedoch nicht auf die oben erwähnte Ausführungsform beschränkt. Die gleiche Wirkung wie bei der Ausführungsform kann auch erreicht werden, wenn der Leseverstärker unter Verwendung von p-Kanal-MOS-Transistoren aufgebaut wird. Dabei werden die p-Kanal-MOS- Transistoren als Barrier-Transistoren verwendet, und das Potential Vss (Massepotential) wird an ihre Gates angelegt. Wenn man ferner einen entsprechenden aktiven Pegel für das Rückspeichersteuersignal wählt, wird das Rückspeichern möglich, unabhängig davon, ob p-Kanal-Transistoren oder n-Kanal-Transistoren verwendet werden. Dies gilt für alle Speicher, ganz gleich, ob es sich um NMOS-, PMOS- oder CMOS-Speicher handelt.
Wenn, wie oben beschrieben, ein Halbleiterspeicher gemäß der vorliegenden Erfindung verwendet wird, ist eine Spannungshochsetzschaltung für das Barrier-Transistorsteuersignal nicht mehr erforderlich, weil die Rückspeicherschaltung direkt mit der Bitleitung insofern verbunden ist, als Barrier-Transistoren zwischen dem Leseverstärker und der Rückspeicherschaltung vorhanden sind und ein Konstantpotential (Potential Vcc oder Potential Vss) an ihren Gates angelegt wird. Daher kann eine Vereinfachung des Entwurfs und des Schaltungsaufbaus erreicht werden, und die Chip- Oberfläche kann verkleinert werden. Da ferner das Lesen und Rückspeichern beschleunigt werden kann, ist diese Erfindung geeignet für hohe Integration und große Speicher.
Es könnten Verschiedene Modifikationen und Veränderungen der Erfindung durchgeführt werden, ohne daß vom Umfang der Erfindung abgewichen wird.

Claims

1. Halbleiterspeicher mit:

einer Speicherzelle zum Speichern von Daten;

einem Bitleitungspaar (BL, ) zum Übertragen der Daten aus der und in die Speicherzelle;

einem Leseverstärker (2) mit MOS-Transistoren (N1, N2) eines ersten Leitfähigkeitstyps, wobei der Leseverstärker zum Verstärken der Daten an das Bitleitungspaar gekoppelt ist;

einer Rückspeicherschaltung (1) mit MOS-Transistoren (P1, P2) eines zweiten Leitfähigkeitstyps, wobei die Schaltung zum Rückspeichern der Daten an das Bitleitungspaar gekoppelt ist; und

einer Barrier-Transistoreinrichtung mit MOS-Transistoren (T1, T2) des ersten Leitfähigkeitstyps, wobei die Barrier-Transistoreinrichtung in das Bitleitungspaar eingefügt ist, um das Bitleitungspaar in einen ersten Abschnitt und in einen zweiten Abschnitt zu teilen, wobei die Speicherzelle und die Rückspeicherschaltung mit dem ersten Abschnitt verbunden sind und der Leseverstärker mit dem zweiten Abschnitt verbunden ist, dadurch gekennzeichnet, daß die MOS-Transistoren (T1, T2) der Barrier- Transistoreinrichtung über ihre Gates mit einer Konstantspannung (Vcc, Vss) verbunden sind und über ihre Sources und Drains jeweils mit dem Bitleitungspaar (BL, ) zwischen den ersten und den zweiten Abschnitt in Reihe geschaltet sind, so daß die verstärkten Daten über den zweiten Abschnitt nach draußen abgegeben werden und die Barrier- Transistoreinrichtung die Lastkapazität des Leseverstärkers verringert.

2. Halbleiterspeicher nach Anspruch l, ferner dadurch gekennzeichnet, daß der Leseverstärker zwei der MOS-Transistoren (N1, N2) des ersten Leitfähigkeitstyps mit Sources aufweist, an die ein erstes Potential (Vss) angelegt wird, wobei deren beider Drains an eine entsprechende der Bitleitung (BL, ) und deren beider Gates an eine andere entsprechende der Bitleitungen ( , BL) gekoppelt sind.

3. Halbleiterspeicher nach Anspruch 2, ferner dadurch gekennzeichnet, daß die MOS-Transistoren (T1, T2) der Barrier-Transistoreinrichtung n- Kanal-Transistoren sind und die Konstantspannung, die an ihre Gates angelegt wird, ein Stromquellenpotential (Vcc) ist.

4. Halbleiterspeicher nach Anspruch 2, ferner dadurch gekennzeichnet, daß die MOS-Transistoren der Barrier-Transistoreinrichtung p-Kanal- Transistoren sind und die Konstantspannung, die an ihre Gates angelegt wird, Massepotential (Vss) ist.

5. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, ferner dadurch gekennzeichnet, daß er für eine dynamische Speichereinrichtung mit einem Vcc/2-Voraufladungssystem geeignet ist.

6. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, ferner dadurch gekennzeichnet, daß die Rückspeicherschaltung (1) zwei der MOS- Transistoren (P1, P2) des zweiten Leitfähigkeitstyps aufweist, deren Sources so eingerichtet sind, daß ein Rückspeicherungssteuersignal angelegt werden kann, deren beider Drains an eine entsprechende der Bitleitungen (BL, ) und deren beider Gates an eine andere entsprechende der Bitleitungen ( , BL) gekoppelt sind.