DE69219518T2 - Halbleiterspeicheranordnung - Google Patents

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung:
• Die Erfindung betrifft einen Haibleiterspeicher, und spezieller betrifft sie einen Haibleiterspeicher mit einem Hochgeschwindigkeits-Lesemodus.
2. Beschreibung des Stands der Technik:
• Da die verarbeitungsgeschwindigkeit von Mikroprozessoren in den letzten Jahren beachtlich verbessert wurde, müssen Halbleiterspeicher zunehmend bei hoher Geschwindigkeit arbeiten. Demgemäß wurden einige verbesserte Halbleiterspeicher entwickelt (z. B. "A 20ns 1 Mb CMOS Burst Mode EPROM" von B. Ashmore et al., 1989, IEEE International Solid-State Circuit Conference). Diese Bauteile führen den normalen Direktzugriff schneller aus und verfügen über einen Hochgeschwindigkeits-Lesemodus. In diesem Hochgeschwindigkeits- Lesemodus kann der Lesevorgang schneller ausgeführt werden, wobei jedoch die zugriffsverfahren etwas beschränkt sind.
• Fig. 5 zeigt einen bekannten Masken-ROM (Festwertspeicher), der über einen solchen Hochgeschwindigkeits-Lesemodus verfügt. Im Masken-ROM wird eine Zeilenauswählleitung Ci durch das Decodieren hochrangiger Bits einer Eingangsadresse spezifiziert. Dann werden mehrere Transistoren Qi0-Qin in einer Datenleitungs-Auswählschaltung 11 eingeschaltet, um mehrere ihnen entsprechende Datenleitungen Di0-Din auszuwählen. Eine beliebige Spaltenauswählleitung Wj wird dadurch spezifiziert, dass niederrangige Bits mit Ausnahme des geringstsignifikanten Bits der Eingangsadresse decodiert werden. Eine Zeilenauswählleitung Ci und eine Spaltenauswählleitung Wj werden spezifiziert, so dass gleichzeitig mehrere Speicherzellen 12 ausgewählt werden.
• Die Speicherzellen 12 umfassen jeweils Transistoren Qij0-Qijn. Jeder dieser Transistoren Qij0-Qijn ist ein MOSFET, und jeder wird bei einem Halbleiter- Herstellprozess auf solche Weise hergestellt, dass seine Schwellenspannung hoch ist, wenn er den logischen Wert "1" speichert, und die Schwellenspannung ähnlich der beim normalen Anreicherungstyp wird, wenn er den logischen Wert "0" speichert. Daher sind, wenn eine Spaltenauswählleitung Wj spezifiziert wird, um HOCH zu werden, die Transistoren Qij0-Qijn der dieser Spaltenauswählleitung Wj entsprechenden Speicherzellen abhängig vom Logikzustand im Normalzustand aus ("1") oder im Normalzustand ein ("0").
• Wenn die mehreren Transistoren Qi0-Qin in der Datenleitungs-Auswählschaltung 11 durch Spezifizieren der Zeilenauswählleitung Ci eingeschaltet werden, werden die Transistoren Qij0-Qijn der durch die Spaltenauswählleitung Wj ausgewählten Speicherzellen 12 jeweils mit Messverstärkern 13 verbunden. Im Ergebnis ändern sich die Potentiale der durch die Zeilenauswählleitung Ci ausgewählten Datenleitungen Di0-Din allmählich auf HOCH ("1") bzw. auf NIEDRIG ("0"), und zwar abhängig von den logischen Zuständen der eingeschlossenen Transistoren Qij0-Qijn. Diese schwachen Potentiale werden durch die jeweiligen Messverstärker 13 verstärkt, um gültig zu sein.
• Beim normalen Direktzugriff wird eine der Bankauswählleitungen P&sub0;-Pn abhängig von den geringstsignifikanten Bits der Eingangsadresse auf HOCH spezifiziert. So wird nur einer der Transistoren Qp0-Qpn in einer Schaltstufe 14 eingeschaltet, über den das Ausgangssignal des mit der entsprechenden einen der Datenleitungen Di0-Din verbundenen Messverstärkers 13 an einen Ausgangspuffer 15 ausgegeben wird. Daher kann beim normalen Direktzugriff der in der durch die Eingangsadresse spezifizierten Speicherzelle 12 abgespeicherte logische Zustand über den Ausgangspuffer 15 ausgelesen werden.
• Wenn der logische Zustand einer Speicherzelle 12 auf diese Weise über die entsprechende eine der Datenleitungen Di0-Din ausgelesen wird, sind auch die Potentiale auf den restlichen Datenleitungen Di0-, die nicht durch die Schaltstufe 14 ausgewählt werden, durch die jeweiligen Messverstärker 13 bereits gültig geworden. Wenn in diesem Zustand eine andere der Bankauswählleitungen P&sub0;-Pn auf HOCH geschaltet wird, kann der logische Zustand der entsprechenden Speicherzelle 12 unmittelbar ausgelesen werden, ohne dass darauf zu warten ist, dass die Potentiale der Datenleitungen Di0-Din gültig werden. Daher werden im Hochgeschwindigkeits-Lesemodus z. B. die geringstsignifikanten Bits der Eingangsadresse automatisch von einem Adressenzähler usw. erzeugt, so dass die Bankauswählleitungen P&sub0;-Pn aufeinderfolgend auf HOCH geschaltet werden, wobei durch die Transistoren Qp0-Qpn in der Schaltstufe 14 aufeinanderfolgend eingeschaltet werden. So werden die Logikzustände mehrerer Speicherzellen 12 aufeinanderfolgend über die mehreren Datenleitungen Di0-Din ausgelesen, die gleichzeitig durch eine Zeilenauswählleitung Ci ausgewählt werden.
• Wie es in Fig. 6 dargestellt ist, wird die Eingangsadresse zum Zeitpunkt t&sub1;&sub0; gültig. Daraufhin werden eine Zeilenauswählleitung Ci und eine Spaltenauswählleitung Wj auf HOCH spezifiziert. Dann werden die Datenleitungen Di0-Din mit den jeweiligen Messverstärkern 13 verbunden, und die Potentiale der Datenleitungen Di0-Din ändern sich so, dass sie zum Zeitpunkt t&sub1;&sub1; gültig werden. Da die Bankauswählleitung P&sub0; zu diesem Zeitpunkt auf HOCH spezifiziert ist, wird das Ausgangssignal des mit der Datenleitung Di0 verbundenen Messverstärkers 13 an den Ausgangspuffer 15 ausgegeben. Danach wird die Bankauswählleitung P&sub1; zum Zeitpunkt t&sub1;&sub2; auf HOCH geschaltet, und das Ausgangssignal des mit der Datenleitung Di1 verbundenen Messverstärkers 13 wird an den Ausgangspuffer 15 ausgegeben. Danach werden die Bankauswählleitungen P&sub2;-Pn aufeinanderfolgend auf HOCH geschaltet, so dass die Ausgangssignale der mit den entsprechenden Datenleitungen Di2-Din verbundenen Messverstärker 13 an den Ausgangspuffer 15 ausgegeben werden.
• Im Ergebnis erfordert das Lesen aus der ersten Speicherzelle 12 mit dem Transistor Qij0 die Zeitperiode t&sub1;&sub1;-t&sub1;&sub0;, die andauert, bis das Potential der Datenleitung Di0 gültig wird, wie beim normalen Direktzugriff. Demgegenüber können, da die Potentiale der gleichzeitig ausgewählten Datenleitungen Di1-Din bereits gültig sind, die logischen Zustände der entsprechenden Speicherzellen 12, die jeweils Transistoren Qij1-Qijn aufweisen, durch Schalten der Bankauswählleitungen P&sub1;-Pn bei den anschließenden Lesevorgängen unmittelbar ausgelesen werden.
• Jedoch ist es beim obengenannten bekannten Halbleiterspeicher erforderlich, Messverstärker 13 jeweils an allen Datenleitungen Di0-Din bereitzustellen, die gleichzeitig durch eine Zeilenauswählleitung Ci ausgewählt werden, um einen Hochgeschwindigkeits-Lesemodus einzustellen. Daher muss, wenn die Anzahl von Bits zunimmt, die für einen Hochgeschwindigkeits-Lesevorgang gleichzeitig gelesen werden können, die Anzahl von Messverstärkern 13 erhöht werden. Dies führt dazu, dass die belegte Fläche auf einem Chip und der Energieverbrauch zunehmen.
• Daher besteht beim bekannten Halbleiterspeicher mit Hochgeschwindigkeits- Lesemodus das Problem, dass dann, wenn die Anzahl gleichzeitig ausgelesener Bits zunimmt, die Chipfläche und der Energieverbrauch zunehmen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Der erfindungsgemäße Halbleitspeicher, der die oben erörterten und zahlreiche andere Nachteile und Mängel des Stands der Technik überwindet, ist in den unabhängigen Ansprüchen 1 und 3 definiert.
• Bei einer bevorzugten Ausführungsform umfasst die Lastschaltung Transistoren, die jeweils mit den Datenleitungen verbunden sind.
• Bei einer bevorzugten Ausführungsform umfassen die Speicherzellen mindestens eine Attrappenspeicherzelle für jede der Speicherzellengruppen.
• Bei einer bevorzugten Ausführungsform ist eine Adressendatenleitung für die Attrappenzelle mit einem Eingang des Messverstärkers verbunden, und andere der Datenleitungen sind mit einem anderen Eingang des Messverstärkers über die Schaltstufe verbunden.
• Bei einer bevorzugten Ausführungsform ist eine Ausgleichsschaltung zwischen die Attrappendatenleitung und die Datenleitungen geschaltet.
• Bei einer bevorzugten Ausführungsform verbindet die Ausgleichsschaltung, wenn eine Adresse gültig wird, die Attrappendatenleitung für eine vorbestimmte Zeitspanne mit den Datenleitungen.
• Gemäß der obigen Konfiguration ändern sich, wenn mehrere Speicherzellen gleichzeitig durch Spezifizieren einer Zeilenauswählleitung und einer Spaltenauswählleitung ausgewählt werden, die Potentiale der mit diesen Speicherzellen verbundenen Datenleitungen allmählich durch die jeweiligen Lastschaltungen entsprechend den Ein/Aus-Zuständen der jeweiligen Speicherzellen. Nachdem die Potentiale der Datenleitungen gültig geworden sind, werden diese Datenleitungen durch die Schaltstufe selektiv mit dem Messverstärker verbunden. So erfordert es zum Auslesen der ersten Speicherzelle die Zeitspanne, bis das Potential der Datenleitung gültig ist. Jedoch kann danach, zum Auslesen der anderen, gleichzeitig ausgewählten Speicherzellen, da die Potentiale der Datenleitungen bereits gültig sind, der Auslesevorgang unmittelbar durch Verstärkung im Messverstärker ausgeführt werden.
• Da der Messverstärker aus einer komplizierten Schaltung wie einer Differenzverstärkerschaltung besteht, belegt der Messverstärker eine große Fläche auf dem Chip, und der Energieverbrauch ist hoch. Andererseits hat die Lastschaltung einfachen Aufbau, bei dem z. B. ein Transistor für jede Datenleitung vorhanden ist, so dass die belegte Fläche und der Energieverbrauch klein sind. Beim Halbleiterspecher gemäß der Erfindung kann ein Messverstärker mit komplizierter Konfiguration für mehrere Datenleitungen gemeinsam verwendet werden, nur durch Bereitstellen einfacher Lastschaltungen. Daher können die Chipfläche und der Energieverbruach verringert werden, während ein Hochgeschwindigkeits-Lesemodus wie beim Stand der Technik bereitgestellt ist.
• So ermöglicht es die hier beschriebene Erfindung, die folgenden Ziele zu erreichen:
• (1) Schaffen eines Halbleiterspeichers mit einem Hochgeswindigkeits-Lesemodus, der mit verringerter Gruoße hergestellt werden kann; und
• (2) Herstellen eines Halbleiterspeichers mit einem Hochgeschwindigkeits- Lesemodus, der bei verringertem Energieverbrauch betrieben werden kann.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Die Erfindung kann unter Bezugnahme auf die beigefügten Zeichnungen besser verstanden werden, und ihre zahlreichen Aufgaben und Vorteile werden dem Fachmann daraus ersichtlich.
• Fig. 1 ist ein Blockdiagramm, das schematisch die Konfiguation eines erfindungsgemäß Masken-ROM zeigt.
• Fig. 2 ist ein Blockdigramm, das die Konfiguration des Ausführungsbeispiels von Fig. 1 detaillierter zeigt.
• Fig. 3 ist ein zeitbezogenes Diagramm, das den Potentialübergang von Datenleitungen beim Ausführungsbeispiel von Fig. 1 veranschaulicht.
• Fig. 4 ist ein zeitbezogenes Diagramm, das die Funktion in einem Hochgeschwindigkeit-Lesemodus beim Ausführungsbeispiel von Fig. 1 zeigt.
• Fig. 5 ist ein Blockdiagramm, das die Konfiguation eine bekannten Masken- ROM zeigt.
• Fig. 6 ist ein zeitbezogenes Diagramm, das die Funktion in einem Hochgeschwindigkeits-Lesemodus im Masken-ROM von Fig. 5 zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
• Fig. 1 zeigt einen erfindungsgemäßen Masken-ROM. Wie es in Fig. 1 dargestellt ist, sind bei einem Masken-ROM dieses Ausführungsbeispiels Speicherzellen 2 jeweils mit den Überkreuzungen von acht Datenleitungen Di0-Di7 mit einer Spaltungauswählleitung Wj verbunden. Diese Datenleitungen Di0-Di7 sind über eine Datenleitungs-Auswählschaltung 1 und eine Schaltstuffe 4 mit einem Messverstärker 3 verbunden. Diese Datenleitungen Di0-Di7 sind übe die Datenleitungs-Auswuahlschaltung 1 auch mit einer Lastschaltung 6 verbunden.
• Die Speicherzellen 2 umfassen jeweils Transistoren Qij0-Qij7. Wenn die Spaltenaswählleitung Wj HOCH wird, werden die Transistoren Qij0-Qij7 der Speicherzellen 2 abhängig vom zuvor beim Halbleiter-Herstellprozess eingerichteten Logikzustand abgeschaltet ("1") oder eingeschaltet ("0"). Die Datenleitungs-Auswählschaltung 1 umfasst Transistoren Qi0-Qi7. Wenn die Zeilenauswählleitung Ci HOCH wird, werden alle Transistoren Qi0-Qi7 eingeschaltet. Wenn in der Schaltstufe 4 eine der Bankauswählleitungen P0-P7 HOCH wird, wird der entsprechende der Transistoren QP0-QP7 eingeschaltet, um die entsprechende der Datenleitungen Di0-Di7 selektiv mit dem Messverstärker 3 zu verbinden.
• Die in Fig. 1 dargestellten acht Datenleitungen Di0-Di7 bilden einen Satz, und mehrere derartige Sätze sind vorhanden, was jedoch in der Figur nicht dargestellt ist. Entsprechend diesen Sätzen sind Zeilenauswählleitungen Ci und Datenleitungs-Auswählschaltungen 1 außer den in Fig. 1 dargestellten jeweils vorhanden. Wenn irgendeine Zeilenauswählleitung Ci durch Decodieren hochrangiger Bits einer Eingangsadresse spezifiziert wird, wird ein Satz von Dateneleitungen Di0-Di7 durch entsprechende die Datenleitungs-Auswählschaltung 1 leitend gemacht und ausgewählt.
• Es sind mehrere Spaltenauswählleitungen Wj außer der in Fig. 1 dargestellten vorhanden. Wenn eine der Spaltenauswählleitungen Wj durch Decodieren niederrangiger bits, mit Ausnahme der geringstsignifikanten Bits, der Eingangsaddresse spezifiziert wird, werden zur Auswahl die Transistoren der Speicherzellen 2, die mit den jeweiligen Kreuzungspunkten der entpsrechenden Spaltenauswählleitung Wj und jeder der Datenleitungen Di0-Di7 verbunden sind, ein-/ausgeschaltet. Obwohl es nicht dargestellt ist, ist eine Anzahl von Speicherzellen 2 an den Kreuzungspunkten der jeweiligen Datenleitungen Di0-Di7 und der Spaltenauswählleitungen Wj in einer zweidimensionalen Matrix angeordnet.
• Mehrere Schaltstufen 4 und Messverstärker 3 sind für die jeweiligen Sätze von Datenleitungen Di0-Di7 vorhanden. Wenn eine der Bankauswählleitungen P&sub0;-P&sub7; durch Decordieren der geringstsignifikanten Bits der niederrangigen Bits der Eingangsadresse spezifiziert wird, wird die entsprechende der Datenleitungen Di0-Di7 mit dem entsprechenden Messverstärker 3 verbunden, wie oben beschrieben.
• Wie es in Fig. 2 dargestellt ist, bildet eine Differenzverstärkerschaltung mit MOSFETs den Messverstärker 3. Eine der Datenleitungen Di0-Di7, die durch die Schaltstufe 4 angeschlossen ist, ist mit einem Eingang des Messverstärkers 3 verbunden. Mit dem anderen Eingang des Messverstärkers 3 ist eine Attrappendatenleitung Dd (die in Fig. 1 weggelassen ist) verbunden. Die Attrappendatenleitung Dd ist mit einer Attrappenzelle 7 verbunden, die an der Schnittstelle der Spaltenauswählleitung Wj und der Attrappendatenleitung Dd vorhanden ist und als Bezugschaltung für den Messverstärker 3 fungiert. Die Attrappenzele 7 umfasst einen Transistor Qjd mit denselben Eigenschaften wie denen eines Transistors in der Speicherzelle 2, in der der logische Zustand "0" abgespeichert ist. Die Attrappendateleitung Dd ist über eine Ausgleichsschaltung 8 mit den jeweiligen Datenleitungen Di0- Di7 verbunden. Die Ausgleichsschaltung 8 umfasst Transistoren QE0-QE7. Wenn ein Ausgleichssignal EQU HOCH wird, werden die Transistoren QE0-QE7 eingeschaltet, so dass die Attrappendatenleitung Dd mit den jeweiligen Datenleitungen Di0-Di7 verbunden ist. Der Messverstärker 3 wird von der Spannungsquelle getrennt, wenn ein Chipfreigabesignal HOCH ist (d. h., wenn es nicht aktiv ist).
• Die Lastschaltung 6 umfasst Transistoren QLi0-QLi7 und ein NOR- Gatter 6a. Jeder der Transistoren QLi0-QLi7 und QLd ist zwischen die Spannungsquelle und die entsprechende der Datenleitungen Di0-Di7 und die Attrappendatenleitung Dd geschaltet. Diese Transistoren befinden sich im leitenden Zustand, wenn das Ausgangsssignal des NOR-Gatters 6a HOCH ist. Der Transistor QLd ist ein MOSFET mit einer Steuerstromcharakteristik, die im Vergleich zu der der anderen Transistoren QLi0-QLi7 verdoppelt ist. Ein Eingang des NOR-Gatters 6a ist mit der Attrappendatenleitung Dd verbunden. Nur wenn das Chipfreigabesignal NIEDRIG (aktiv) ist, gibt das NOR-Gatter 6a die Umkrehrung des logischen Pegels der Adressendatenleitung Dd aus.
• Nun wird unter Bezugnahme auf die Fig. 3 und 4 die Funktion des Masken-ROM mit der obengenannten Konfiguration beschrieben. Wie es in Fig. 3 dargestellt ist, weden, wenn die Eingangsadressen zum Zeitpunt t&sub0; gültig werden, daraufhin eine Zeilenauswählleitung Ci und eine Spaltenauswählleitung Wj so spezifiziert, dass sie HOCH sind. Dann werden die Transistoren Qij0- Qij7 in den Speicherzellen 2 und der Transistoren Qjd in der Attrappenzelle 7 abhängig vom Logikzustand jeweils ein- oder ausgeschaltet, und die jeweiligen Transistoren Qi0-Qi7 in der Datenleitung-Auswählschaltung 1 werden eingeschaltet. Das Ausgleichssignal EQU wird für eine vorbestimmte Zeitspanne T, in der die Transistoren QE0-QE7 eingeschaltet sind, auf HOCH gesetzt, wodurch die jeweiligen Datenleitungen Di0-Di7 und die Attrappendatenleitung Dd angeschlossen werden, um ihre Potential auszugleichen.
• Wenn das Ausgleichssignal EQU auf NIEDRIG zurückehrt und die Transistoren QE0-QE7 abgeschaltet werden, nachdem die Zeitspanne T verstrichen ist, beginnen sich die Potentiale der Transistoren Qi0-Qi7 und der Attrappendatenleitung Dd entsprechend den Ein/Aus-Zuständen der jeweiligen Transistoen Qij0-Qij7 und Qjd zu ändern. Anders gesagt, ändert sich, da sich die Attrappenzelle 7 im logischen Zustand "0" befindet, das Potential der Attrappendatenleitung Dd auf das Potential VREF, bei dem der Ladungsstrom des Transistors QLd in der Lastschaltung 6 in Ausgleich mit dem Entladungsstrom des Transistors Qjd im Ein-Zustand steht, und dann wird es gültig. Wenn der Logikzustand der Speicherzelle 2 den Wert "1" hat, befinden sich die Transistoren Qij0-Qij7 im Aus-Zustand, weswegen sich die Potential der entsprechenden Transistoren Qi0-Qi7 auf das Potential VH ändern, bei dem die entsprechenden Transistoren QLi0-QLi7 abgeschaltet werden, und die Potentiale werden gültig. Ferner ändern sich, wenn der logische Zustand der Speicherzelle 2 den Wert "0" hat, die Potentiale der entsprechenden Transistoren Qi0-Qi7 auf das Potential VL, bei dem die Ladungströme der entsprechenden Transistoren QLi0-QLi7 mit den Entladungsströmen der Transistoren Qij0-Qij7 im Ein-Zustand stehen, und die Potentiale werden gültig. Da der Transistor QLd der Attrappenzelle 7 verdoppelte Steuerstromcharakteristik aufweist, ist die Reihenfolge dieser Potentiale der Größe nach die folgende: Potential VH, Potential VREF und Potential VL (VH > VREF > VL).
• Nachdem die Potentiale der jeweiligen Datenleitungen Di0-Di7 und der Attrappendatenleitung Dd auf diese Weise gültig geworden sind, vergleicht der Messverstärker 3 zum Zeitpunkt t&sub1; das Potential einer der Datenleitungen Di0-Di7, wie durch die Schaltstufe 4 ausgewählt, mit dem Potential der Attrappendateleitung Dd, und er gibt das Ergebnis an den Ausgangspuffer 5 aus.
• Wie oben beschrieben, wird beim normalen Direktzugriff eine Eingangsadresse zum Zeitpunkt t&sub0; gültig, wodurch eine Zeilenauswählleitung Ci und eine Spaltenauswählleitung Wj spezifiziert werden, und eine der Datenleitungen Di0-Di7 wird durch die Schaltstufe 4 ausgewählt. Dann kann, nach dem Zeitpunkt t&sub1;, der Logikzustand der entsprechenden Speicherzelle 2 ausgelesen werden. Ferner kann, wenn mit einer anderen Adresse zugegriffen wird, der logische Zustand der entsprechenden Speicherzelle 2 ausgelesen werden, nachdem eine Zeitspanne (t&sub1;-t&sub0;) ab dem Gültigwerden der Eingangsadresse verstrichen ist.
• Im Hochgeschwindigkeits-Lesemodus, wie in Fig. 4 dargestellt, erfordert das erste Auslesen der Speicherzelle 2, die gleichzeitig durch eine Zeilenauswählleitung Ci und eine Spaltenauswählleitung Wj auswählt sind, dieselbe Zeitspanne (t&sub1;-t&sub0;), wie beim normalen Direktzugriff, und zwar ab dem Zeitpunkt t&sub0;, zu dem die Eingangsadresse gültig wird, bis zum Zeitpunkt t&sub1;, zu dem die Potentiale der jeweiligen Datenleitungen Di0-Di7 und der Attrappenleitung Dd gültig werden. Jedoch können danach, da die Potentiale der jeweiligen Datenleitungen Di0-Di7 bereits gültig sind, die anderen sieben Speicherzellen 2 dadurch mit hoher Geschwindigkeit gelesen werden, dass die Bankauswählleitungen P&sub0;-P&sub7; geschaltet werden, die zum Zeitpunkt t&sub2;, zum Zeitpunkt t&sub3;, ... sequentiell HOCH werden. Die Zeitspannen zwischen den Zeitpunkten t&sub2; und t&sub3;, den Zeitpunkten t&sub3; und t&sub4;, ... (d. h. die Zeitspannen zwischen einem Zeitpunkt und dem nächsten Zeitpunkt) sind ausreichend kürzer als die Zeitspanne (t&sub1;-t&sub0;).
• Wie es aus dem Vorstehenden ersichtlich ist, ist beim Masken-ROM dieses Ausführungsbeispiels, um einen Hochgeschwindigkeits-Lesemodus ähnlich wie beim Stand der Technick zu realisieren, die Lastschaltung 7 mit den Transistortoren QLi0-QLi7 vorhanden, die jeweils mit den Datenleitungen Di0-Di7 verbunden sind. Daher kann die erforderliche Anzahl von Messverstärkern 3, von denen jeder eine Differenzverstärkerschaltung mit einer Anzahl von MOSFET und mit hohem Energieverbrauch aufweist, auf ein Achtel im Vergleich zum Stand der Technik verringert werden.
• Wie es ausder obgien Beschriebung ersichtlich ist, kann in einem erfindungsgemäßen Halbleiterspeicher ein Messverärker mit komplizierter Konfiguration gemeinsam für mehrere Datenleitungen nur durch Bereitstellen einfacher Lastschaltungen verwendet werden. Daher können die Chipfläche und der Energieverbrauch verringert werden, während ein Hochgeswindigkeits- Lesemodus wie beim Stand der Technik bereitsgestellt ist.
• Es ist zu bechten, dass dem Fachmann verschiedene andere Modifizierungen ersichtlich sind und von ihm leicht ausgeführt werden können, ohne vom Schutzmfang der Erfindung abzuweichen, wie die durch die beigefügten Ansprüche definiert ist.

Claims (8)

1. Halbleiterspeicher mit:

- einem Messverstärker (3);

- mehreren Speicherzellen (2) zum jeweiligen Einspeichern von Information;

- mehreren Lasteinrichtungen (6);

- mehreren Datenleitungen (Di0 bis Di7) mit jeweils einem ersten Abschnitt und einem zweiten Abschnitt, wobei jede der mehreren Speicherzellen mit einem entsprechenden der ersten Abschnitte verbunden ist und jede der mehreren Lasteinrichtungen mit einem entsprechenden der zweiten Abschnitte verbunden ist;

- einer ersten Schalteinrichtung (4) zum selektiven Verbinden einer der mehreren zweiten Abschnitte mit einem Eingang des Messverstärkers; und

- einer zweiten Schalteinrichtung (1) zum gleichzeitigen Verbinden der zweiten Abschnitte mit den jeweiligen ersten Abschnitten der mehreren Datenleitungen, um in Zusammenwirkung mit einer entsprechenden der mehreren Lasteinrichtungen gültige Daten auf jedem der zweiten Abschnitte zu errichten, bevor die erste Schalteinrichtung einen der mehreren zweiten Abschnitte selektiv mit dem Eingang des Messverstärkers verbindet.

2. Halbleiterspeicher nach Anspruch 1, bei dem

- die zweite Schalteinrichtung mehrere Gruppen von Schaltelementen umfasst;

- wobei eine der Gruppen der Schaltelemente aus den mehreren Gruppen von Schaltelementen dadurch ausgewählt wird, dass eine Eingangsadresse decodiert wird, und die ausgewählte Gruppe von Schaltelementen gleichzeitig die ersten Abschnitte, die mit dieser ausgewählten Gruppe von Schaltelementen verbunden sind, mit den jeweiligen zweiten Abschnitten der mehreren Datenleitungen verbindet.

3. Haibleiterspeicher mit:

- einem Differenzmessverstärker (3) mit einem ersten Eingangsanschluss und einem zweiten Eingangsanschluss;

- mehreren Speicherzellen (2) zum jeweiligen Einspeichern von Information;

- einer Attrappenzelle (7) zum Einspeichern von Standardinformation;

- einer Lasteinrichtung (6) mit mehreren Transistoren (QLi0 bis Qli7, QLD);

- einer Attrappendatenleitung (Dd) mit einem ersten Attrappenabschnitt und einem zweiten Attrappenabschnitt, die miteinander verbunden sind, wobei die Attrappenzelle (7) mit dem ersten Attrappenabschnitt verbunden ist und der zweite Eingangsanschluss des Messverstärkers mit dem zweiten Attrappenabschnitt verbunden ist;

- mehreren Datenleitungen (Di0 bis Di7) mit jeweils einem ersten Abschnitt und einem zweiten Abschnitt, wobei jede der mehreren Speicherzellen mit einem entsprechenden der ersten Abschnitte verbunden ist und jeder der Transistoren (QLi0 bis QLi7, QLd) mit einem entsprechenden der zweiten Abschnitte der Datenleitungen und der Attrappendatenleitung verbunden ist;

- einer ersten Schalteinrichtung (4) zum selektiven Verbinden eines der mehreren zweiten Abschnitte der Datenleitungen mit dem ersten Eingangsanschluss des Differenzmessverstärkers;

- einer zweiten Schalteinrichtung (1) zum gleichzeitigen Verbinden der zweiten Abschnitte mit den jeweiligen ersten Abschnitten der mehreren Datenleitungen, um in Verbindung mit einem entsprechenden der mehreren Transistoren gültige Daten auf jedem der zweiten Abschnitte zu errichten, bevor die erste Schalteinrichtung irgendeinen der mehreren zweiten Abschnitte selektiv mit dem ersten Eingangsanschluss des Differenzmessverstärkers verbindet;

- einer Ausgleichseinrichtung (8) zum Ausgleichen jedes Zustands der mehreren zweiten Abschnitte mit dem Zustand des zweiten Attrappenabschnitts;

- wobei der Differenzmessverstärker so ausgebildet ist, dass er den Zustand eines der zweiten Abschnitte der Datenleitungen, wie durch die erste Schalteinrichtung ausgewählt, mit dem Zustand des zweiten Attrappenabschnitts vergleicht.

4. Halbleiterspeicher nach Anspruch 1, bei dem mindestens eine der mehreren Lasteinrichtungen einen Transistor aufweist.

5. Halbleiterspeicher nach Anspruch 1, bei dem die mehreren Speicherzellen mindestens eine Attrappenspeicherzelle (7) umfassen.

6. Halbleiterspeicher nach Anspruch 5, bei dem eine Attrappenleitung (Dd) für die Attrappenzelle (7) mit einem Eingang des Messverstärkers verbunden ist und die zweiten Abschnitte der mehreren Datenleitungen mit einem anderen Eingang des Messverstärkers über die erste Schalteinrichtung verbunden sind.

7. Halbleiterspeicher nach Anspruch 6, bei dem die Ausgleichseinrichtung (8) zwischen die Attrappendatenleitung und die jeweiligen zweiten Abschnitte der mehreren Datenleitungen geschaltet ist.

8. Halbleiterspeicher nach Anspruch 7, bei dem dann, wenn die Ausgleichseinrichtung ein gültiges Signal empfängt, sie die Attrappendatenleitung für eine vorbestimmte Zeitspanne mit den zweiten Abschnitten der mehreren Datenleitungen verbindet.