DE68914073T2

DE68914073T2 - Integrierte Speicherschaltung mit parallelem und seriellem Ein- und Ausgang.

Info

Publication number: DE68914073T2
Application number: DE68914073T
Authority: DE
Inventors: Richard Charles Foss; Judocus Achianus Mari Lammerts; Roelof Herman Willem Salters
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: NXP BV
Priority date: 1988-08-29
Filing date: 1989-08-28
Publication date: 1994-09-15
Anticipated expiration: 2009-08-29
Also published as: FI894009A; IE63249B1; KR970004068B1; EP0361561A1; JPH0298889A; DE68914073D1; JP2649847B2; EP0361561B1; FI894009A0; IE892758L; US5014244A; KR900003900A; NL8802125A

Description

Die Erfindung betrifft eine integrierte Speicherschaltung mit einer Matrix, in der jede Spalte ihre eigene Lesseverstärkerschaltung zur Bildung eines extern darstellbaren Ausgangssignals an einem jeweiligen Leseverstärkerschaltungsausgang enthält.
Eine Schaltung der eingangs erwähnten Art ist aus der US-Patentschrift 3.930.239 bekannt.
Diese Patentschrift beschreibt eine integrierte Speicherschaltung, bei der die Verwendung eines zusätzlichen Schieberegisters schnelles serielles Schreiben und Lesen von Daten in und aus dem Speicher ermöglicht. Eine solche Speicherschaltung hat den Nachteil, daß eine große Chipoberfläche für das zusätzliche mitintegrierte Schieberegister erforderlich ist.
Der Erfindung liegt unter anderem die Aufgabe zugrunde, eine integrierte Speicherschaltung zu verschaffen, bei der Daten je nach Wunsch parallel oder seriell schnell in den Speicher geschrieben und daraus ausgelesen werden können, die jedoch kein zusätzliches Schieberegister benötigt, so daß die Chipoberfläche der integrierten Speicherschaltung klein bleiben kann.
Zur lösung dieser Aufgabe ist eine erfindungsgemäße integrierte Speicherschaltung dadurch gekennzeichnet, daß jede Leseverstärkerschaltung eine Verriegelungsfunktion hat und daß Selektionsmittel zur Selektion einer Anzahl Leseverstärkerschaltungen vorhanden sind, von denen jede zu einem jeweiligen Paar Leseverstärkerschaltungen gehört, wobei auch Übertragungsmittel zum direkten Ersetzen von Information einer der Leseverstärkerschaltungen innerhalb des betreffenden Paares durch Information der anderen Leseverstärkerschaltung innerhalb des betreffenden Paares vorhanden sind, wobei also die Information der genannten einen Leseverstärkerschaltung zerstört wird. Die genannten Übertragungsmittel ermöglichen es, Information zu einer Speicherzelle oder aus ihr heraus einer benachbarten Spalte direkt zuzuführen oder von ihr heraus direkt zu übertragen. Information kann von einer Spalte zu einer anderen transportiert werden, so daß sie in jeder beliebigen Spalte verfügbar ist. Falls gewünscht, kann Information außerdem parallel in den Speicher geschrieben oder daraus ausgelesen werden. Der Speicher der integrierten Schaltung kann dann seriell programmiert werden, über nur einen mit dem Chip verbundene Eingangsanschluß, mittels extern gelieferter Daten. Anschließend kann beispielsweise ein mitintegrierter Mikroprozessor der integrierten Schaltung die Daten aus dem Speicher parallel auslesen (beispielsweise Befehle, die aus mehreren Bits bestehen können).
Eine erfindungsgemäße integrierte Speicherschaltung bietet den Vorteil, daß die Leseverstärkerschaltungen und die benötigten zusätzlichen Schaltelemente als Schieberegister verwendet werden können, so daß die Leseverstärker eine zweifache Funktion haben. Die zusätzlichen Schaltelemente benötigen wesentlich weniger Chipoberfläche als das in der erwähnten Referenz verwendete Schieberegister, so daß die Gesamtoberfläche der integrierten Speicherschaltung kleiner ist.
Eine Ausführungsform einer erfindungsgemäßen integrierten Speicherschaltung ist dadurch gekennzeichnet, daß die eine und die andere Leseverstärkerschaltung innerhalb des Paares direkt aneinander grenzen, wobei unter Einfluß eines Steuersignals die Verstärkung der einen Leseverstärkerschaltung größer oder gleich der Verstärkung der anderen Leseverstärkerschaltung ist. Die Richtung der Informationsübertragung von einer n-ten Spalte zu einer (n+1)-ten Spalte oder umgekehrt von der (n+1)-ten Spalte zur n-ten Spalte hängt von den jeweiligen Verstärkungen der Leseverstärkerschaltungen in den betreffenden Spalten ab. Die Informationsübertragung erfolgt von der Spalte aus, in der die Leseverstärkerschaltung eine höhere Verstärkung hat, zu der Spalte, in der die Leseverstärkerschaltung eine niedrigere Verstärkung hat, so daß die Richtung der Informationsübertragung festgelegt ist. Weil die Leseverstärkerschaltungen innerhalb eines Paares direkt aneinandergrenzen, wird nur eine kleine Chipfläche für die Verbindungen zwischen den Leseverstärkerschaltungen benötigt.
Eine bevorzugte Ausführungsform einer erfindungsgemäßen integrierten Speicherschaltung ist dadurch gekennzeichnet, daß die Leseverstärkerschaltungen kombinierte Ein- und Ausgänge umfassen. Hierdurch wird eine typische Flipflop-Konfiguration erhalten, wobei ein Flipflop in einer Spalte eine "Master"-Funktion und ein Flipflop in einer benachbarten Spalte eine "Slave"-Funtttion hat. Ohne zusätzliche Schaltmittel zu verwenden, ist es somit möglich, zusätzlich zum seriellen Auslesen von Information aus den Speicherzellen Information seriell in die Speicherzellen einzuschreiben.
Die Erfindung betrifft auch eine integrierte Schaltung, mit einem Prozessor, einem Datenbus und einer Speicherschaltung, wobei der Prozessor über den Datenbus mit Parallelein- und ausgängen der Speicherschaltung erfindungsgemäß verbunden ist. Somit erfordert ein Programmieren des Prozessors (der beispielsweise eine Befehlswortlänge von 32 Bits hat) nur einen einzigen Anschlußstift der integrierten Schaltung (im Gegensatz zu den bei paralleler Programmierung erforderlichen 32 Anschlußstiften), was zu einem kompakten Gehäuse für die integrierte Schaltung führt.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1 eine erfindungsgemäße Speicherschaltung,
Figur 2 eine detaillierte Darstellung einer bevorzugten Ausführungsform eines Teils der in Figur 1 gezeigten Speicherschaltung, und
Figur 3 eine detaillierte Darstellung einer bevorzugten Ausführungsform eines anderen Teils der in Figur 1 gezeigten Speicherschaltung.
Figur 1 zeigt einen Teil einer erfindungsgemäßen Speicherschaltung. Die Speicherschaltung umfaßt:
- eine Matrix aus in m Zeilen und n Spalten angeordneten Speicherzellen Mi,j, wobei m und n die Anzahl der Zeilen bzw. Spalten sind und die Speicherzellen Mi.j in einer Spalte j (in diesem Beispiel ist j gerade) über zwei Bitleitungen (BITj und j) miteinander verbunden sind und wobei alle Speicherzellen in der gleichen Zeile i ein Zeilenselektionssignal WLi empfangen,
- in jeder Spalte j eine Leseverstärkerschaltung Aj mit kombinierten Ein- und Ausgängen, wobei alle Leseverstärkerschaltungen Aj ein gemeinsames Steuersignal über eine Verstärkersteuerungsschaltungsleitung SA empfangen und die Leseverstärkerschaltungen in den ungeraden Spalten und den geraden Spalten ebenfalls ein Steuersignal über eine erste Selektionsleitung FODD bzw. eine zweite Selektionsleitung FEVEN empfangen, - für jede Spalte j schaltbare Kaskodeelemente SLj bzw. SRj, die die mit einer Datenleitung Dj bzw. j verbundenen kombinierten Ein- und Ausgänge der Leseverstärkerschaltung Aj in einer Spalte j mit der Bitleitung BITj bzw. j koppeln, wobei die Elemente SLj und SRj in allen Spalten j mit einer gemeinsamen Lesesteuerungsleitung und in den ungeraden (1, ..., j-1, j+1, ...) und geraden (2, ..., j, j+2, ...) Spalten auch mit einer ersten Schreibleitung WRODD bzw. einer zweiten Schreiblei-4 tung WREVEN verbunden sind,
- Schaltelemente L und R, die für zwei benachbarte Spalten j und j+1 die Datenleitung Dj mit Dj+1 und j mit j+1 verbinden können, wobei die Elemente Lj und Rj die Spalte j mit der benachbarten Spalte j+1 durch Lieferung eines Steuersignals auf der zweiten Selektionsleitung FEVEN verbinden und die Elemente Lj-1 und Rξ-1 eine ungerade Spalte j-1 mit einer geraden Spalte j mit Hilfe eines Steuersignals auf der ersten Selektionsleitung FODD verbinden.
Im weiteren werden Signale mit niedrigem Logikpegel als "niedrig" und mit hohem Logikpegel als "hoch" bezeichnet.
Die Funktionsweise des in Figur 1 gezeigten Teils der Speicherschaltung wird hintereinander für das Auslesen von Information aus den und für das Einschreiben von Information in die Speicherzeflen Mi,j beschrieben.
Um Information aus einer Zeile von Speicherzellen Mi,j zu lesen, nehmen die folgenden Steuersignale die folgenden Logikpegel an: Das Steuersignal auf der Wortleitung WLi wird "hoch", so daß alle Speicherzellen Mi,j in der Zeile i selektiert werden. Daher erscheinen auf allen Bitleitungen BIT und Logiksignale. Das Steuersignal auf der Lesesteuerleitung wird anschließend "niedrig", so daß die Kaskodeelemente SLj-1, SRj-1, SLj, SRj, SLj+1, Srj+1 usw. in allen Spalten 1,2, ...,j, ..., n die Bitleitungen BITj und j mit der Leseverstärkerschaltung Aj und den Datenleitungen Dj bzw. j verbinden. Wenn anschließend ein "hohes" Steuersignal auf der Steuerleitung des Verstärkers SA auftritt, übernimmt jede Leseverstärkerschaltung Aj die auf den Bitleitungen BITj und j und den Datenleitungen Dj und j angebotene Information, verstärkt diese Signale und hält sie eine Zeitlang fest.
Die an den Ausgängen jeder Leseverstärkerschaltung Aj und den Datenleitungen Dj und j vorhandene Information kann anschließen parallel auf andere, in der Zeichnung nicht dargestellte Schaltkreise, beispielsweise einen mitintegrierten Mikroprozessor, übertragen werden.
Es ist jedoch auch möglich, die an den Ausgängen jeder Leseverstärkerschaltung Aj vorhandene Information nach dem Auslesen einer Zeile i von Speicherzellen seriell statt parallel auf Schaltkreise (nicht abgebildet) in der integrierten Speicherschaltung, beispielsweise einen Mikroprozessor, zu übertragen. Das serielle Anbieten von Information wird erfindungsgemäß folgendermaßen realisiert: Die Datenleitungen Dj und j einer Spalte j werden über Schaltelemente Lj und Rj mit den Datenleitungen Dj+1 und j+1 in einer unmittelbar benachbarten Spalte j+1 verbunden. Die Zeichnung gibt an, daß Schaltelemente Lj-1 und Rj-1 die Datenleitungen Dj-1 bzw. j-1 in der Spalte j-1 mit den Datenleitungen Dj bzw. j in der Spalte j verbinden und daß Schaltelemente Lj und Rj die Datenleitungen Dj bzw. j in der Spalte j mit Datenleitungen Dj+1 bzw. j+1 in der Spalte j+1 verbinden. Wenn die Schaltelemente Lj-1 und Rj-1, Lj+1 und Rj+1 usw. von einem "hohen" Selektionssignal auf der Leitung FODD selektiert werden, während die Schaltelemente Lj und Rj, Lj+2 und Rj+2 (in der Zeichnung nicht abgebildet) wegen eines "niedrigen" Signals auf der Leitung FEVEN nicht selektiert werden, kann von der Spalte j-1 bis zur Spalte j oder umgekehrt von der Spalte j zur Spalte j-1 Information fließen. Entsprechend kann Information von der Spalte j+1 zur Spalte j+2 oder umgekehrt von der Spalte j+2 zur Spalte j+1 fließen, usw. Die Richtung der Informationsübertragung von einer Spalte j zu einer Spalte j+1 oder umgekehrt von einer Spalte j zu einer Spalte j-1 hängt von den Verstärkungen der Leseverstärkerschaltungen Aj-1, Aj, Aj+1, Aj+2 in den entsprechenden Spalten j-1, j, j+1, j+2 ab. Das Steuersignal auf der Verstärkersteuerleitung SA ist während der seriellen Übertragung "hoch", so daß eine Leseverstärkerschaltung, die von einer benachbarten Leseverstärkerschaltung Information empfängt, diese Information übernehmen und festhalten kann. Die Informationsübertragung erfolgt von einer Spalte mit einer Leseverstärkerschaltung mit höherer Verstärkung zu einer Spalte mit einer Leseverstärkerschaltung mit niedrigerer Verstärkung, wobei die Information in der letztgenannten Spalte verlorengeht, da die ursprünglich din vorhandene Information durch neue Information aus der benachbarten Spalte, in der die Verstärkung der Leseverstärkerschaltung größer ist, ersetzt wird.
Die geforderte Diskriminierung zwischen den Verstärkungen der Leseverstärkerschaltungen wird auch mit Hilfe der Signale auf den Selektionsleitungen FODD und FEVEN erreicht. Bei Vorliegen eines Selektionssignals auf der Leitung FODD und keinem Selektionssignal auf der Leitung FEVEN ist die Verstärkung beispielsweise der Leseverstärkerschaltung Aj-1 größer als die Verstärkung der Leseverstärkerschaltung Aj. Da in Figur 1 die Leseverstärkerschaltungen Aj-1, Aj+1, usw. und die Schaltelemente Lj-1 und Rj-1, Lj+1 und Rj+1, usw. alle ein Steuersignal über die Leitung FODD empfangen und die Leseverstärkerschaltungen Aj, Aj+2 usw. und die Schaltelemente Lj und Rj, Lj+2 und Rj+2 usw. alle ein Steuersignal über die Leitung FEVEN empfangen, erfolgt die Informationsübertragung von der Spalte j zur Spalte j+1. Wenn die Ansteuerung der Leseverstärkerschaltungen Aj und Aj-1 umgekehrt wird, (indem jede Ansteuerung über die Leitungen FODD und FEVEN durch eine Ansteuerung über die Leitung FEVEN bzw. FODD ersetzt wird) und die Ansteuerung für die Schaltelemente Lj und Rj die gleiche bleibt oder wenn die Ansteuerung der Schaltelemente und Lj-1, Rj-1 umgekehrt wird und die Ansteuerung der Leseverstärkerschaltungen Aj die gleiche bleibt, wird die letztere Richtung der Informationsübertragung umgekehrt und Information von einer Spalte j zu einer Spalte j-1 übertragen. Die Hinzufügung einfacher Multiplexschaltungen und eines hieran anzulegenden Steuersignals ermöglichen jedoch, daß die Informationsübertragung, falls gewünscht, von der Spalte j zur Spalte j+1 oder von der Spalte j zur Spalte j-1 erfolgt. Das zusätzliche Steuersignal sorgt dafür, daß die Multiplexschaltungen die Leseverstärkerschaltungen Aj, Aj+2 usw. entweder mit der Leitung FODD oder der Leitung FEVEN verbinden und die Leseverstärkerschaltungen Aj-1 und Aj+1 entweder mit der Leitung FEVEN oder der Leitung FODD. In ersten Fall erfolgt die Informationsübertragung von rechts nach links und im zweiten Fall von links nach rechts. Der Einfachheit halber soll im folgenden ein Signal auf einer Leitung mit dem Symbol der betreffenden Leitung bezeichnet werden.
Zur seriellen Übertragung von Information auf Schaltkreise (nicht abgebildet) in der integrierten Speicherschaltung nehmen Steuersignale FODD und FEVEN zeitlich gesehen die folgenden Pegel an: Steuersignal SA ist "hoch", Steuersignal FODD ist "hoch" und Steuersignal FEVEN ist "niedrig", so daß Informationsübertragung von der Spalte j-1 zur Spalte j, von der Spalte j+1 zur Spalte j+2 usw. erfolgt. Anschließend wird das Steuersignal FODD "niedrig" und das Steuersignal FEVEN "hoch", so daß Informationsübertragung von der Spalte j zur Spalte j+1, von der Spalte j+2 zur Spalte j+3 usw. erfolgt. Das Steuersignal FODD wird wieder "hoch" und das Steuersignal FEVEN "niedrig", so daß Datenübertragung zu einer folgenden Spalte erfolgt usw. Die Steuersignale FODD und FEVEN werden abwechselnd "hoch" und "niedrig", bis alle gewünschte Information auf Schaltkreise (nicht abgebildet) in der integrierten Speicherschaltung übertragen ist. Die beschriebene Sequenz von Steuersignalen FODD und FEVEN sorgt für das Anbieten der Speicherinformation in den ungeraden Spalten j-1, j+1 usw. über die letzte Spalte n in der Speicherschaltung an Schaltkreise (nicht abgebildet) in der integrierten Speicherschaltung. Bei Verwendung einer Sequenz von Steuersignalen FODD und FEVEN, die analog einer der oben beschriebenen ist, aber mit einem Anfangswert für FODD und FEVEN, der, nachdem die Speicherinformation auf allen kombinierten Ein- und Ausgängen der Leseverstärkerschaltungen Aj verfügbar ist, "niedrig" bzw. "hoch" ist, wird die Information aus den geraden Spalten j, j+2 usw. an Schaltkreise (nicht abgebildet) in der integrierten Speicherschaltung angeboten. Das serielle Auslesen einer vollständigen Zeile von Speicherzellen Mi,j sollte daher in zwei Schritten erfolgen, nämlich serielles Auslesen der ungeraden Spalten j-1, j+1 usw. und anschließendes Auslesen der geraden Spalten j, j+2 usw. oder Auslesen der geraden Spalten mit anschließendem Auslesen der ungeraden Spalten der Speicherschaltung.
Das Einschreiben von Information in eine Zeile i von Speicherzellen Mi,j kann, wie bereits für das Auslesen von Information aus den Speicherzellen beschrieben, auch auf zwei verschiedene Weisen erfolgen, nämlich parallel oder seriell. Beim parallelen Anbieten von Information an die Datenleitungen Dj und j wird diese Informati9n bei Vorliegen eines "hohen" Steuersignals übernommen und festgehalten. Anschließend wird bei Vorliegen von "hohen" Signalen WRODD, WREVEN und WLi diese information in den Speicherzellen Mi,j in der Zeile i gespeichert. Auch kann Information in den Speicherzellen Mi,j mit Hilfe von anderen mit den Datenleitungen Dj-1 und j-1, Dj und j, Dj+1 und j+1 usw gekoppelten Treibern (nicht abgebildet in Figur 1) gespeichert werden, statt mit Hilfe der Leseverstärkerschaltungen Aj-1, Aj, Aj+1 usw. In dem vorliegenden Beispiel verläuft das serielle Einschreiben von Information in eine Zeile von Speicherzellen folgendermaßen: Den Datenleitungen D&sub1; und &sub1; der ersten Spalte 1 in der Speicherschaltung wird Information angeboten. Das Steuersignal SA ist "hoch". Anschließend wird das Steuersignal FODD "hoch" und das Steuersignal FEVEN bleibt "niedrig". Daher übernimmt die Leseverstärkerschaltung A&sub2; in der benachbarten zweiten Spalte 2 diese Information. Anschließend wird das Steuersignal FEVEN "hoch" und FODD wird "niedrig", so daß diese Information von der Leseverstärkerschaltung A&sub3; in der dritten Spalte 3 übernommen wird. Danach wird den Datenleitungen D&sub1; und &sub1; der ersten Speicherspalte 1 neue Information angeboten, woraufhin das Steuersignal FODD "hoch" und FEVEN wieder "niedrig" wird. Somit wird Information von der Spalte j zur Spalte j+1 seriell verschoben. Wie in der vorhergehenden Beschreibung des seriellen Auslesens von Speicherzellen muß das serielle Einschreiben von Information in eine Zeile von Speicherzellen ebenfalls in zwei Schritten erfolgen. Während des ersten Schrittes findet Schreiben beispielsweise in der i-ten Zeile in den Speicherzellen in den ungeraden Spalten statt und in einem zweiten Schritt in den Speicherzellen in den geraden Spalten oder umgekehrt. Bei Verwendung der Steuersignale WRODD und WREVEN, die die Kaskodeelemente SL und SR ansteuern, kann die in dem ersten und dem zweiten Schritt zu den Leseverstärkerschaltungen geschobene Information in die Speicherzellen der ungeraden bzw. geraden Spalten oder der geraden bzw. ungeraden Spalten geschrieben werden.
Figur 2 ist eine detaillierte Darstellung einer bevorzugten Ausführungsform eines Teils der in Figur 1 gezeigten Speicherschaltung, d.h. eine bevorzugte Ausführungsform der Schaltelemente Lj-1 und Rj-1, Lj und Rj usw. und der Leseverstärkerschaltungen Aj-1, Aj, Aj+1 usw. Die Schaltelemente Lj-1 und Rj-1 und Rj usw. umfassen jeweils einen n-Transistor N5 und N6, und jede Leseverstärkerschaltung A umfaßt vier n-Transistoren N1, N2, N3 und N4 und zwei p-Transistoren P1 und P2. Die Sources der Transistoren N1 und N2 sind miteinander und mit den Drains der Transistoren N3 und N4 verbunden. Die Drains der Transistoren N1 und P1 und der Transistoren N2 und P2 sind miteinander, mit den Gates der Transistoren N2 und P2 bzw. N1 und P1 und mit den Datenleitungen D bzw. verbunden. Die Sources der Transistoren P1 und P2 und der Transistoren N3 und N4 sind mit Stromversorgungsanschlüssen V2 bzw. V1 verbunden. Die Gates des Transistors N3 und des Transistors N4 in der Spalte j empfangen ein Steuersignal SA bzw. ein Steuersignal FEVEN.
Die in Figur 2 gezeigte Schaltung arbeitet folgendermaßen: Im Falle eines "hohen" Steuersignals FEVEN, eines "niedrigen" Steuersignals FODD und eines "hohen" Steuersignals SA werden beide Transistoren N3 und N4 eingeschaltet und fließt ein relativ großer Strom zum ersten Stromversorgungsanschluß V1. Daher ist die Verstärkung der Leseverstärkerschaltung Aj größer als die der Leseverstärkerschaltung Aj+1, die nur von dem Steuersignal SA und nicht von dem Steuersignal FODD angesteuert wird, so daß, wie bei der Beschreibung der Funktionsweise der Schaltung von Figur 1 bereits erwähnt wurde, Information von der Spalte j zur benachbarten Spalte j+1 übertragen wird.
Figur 3 ist eine detaillierte Darstellung einer bevorzugten Ausführungsform der in Figur 1 gezeigten Kaskodeelemente SLj und SRj, SLj+1 und SRj+1 usw. Jedes der Kaskodeelement SL und SR enthält eine Parallelschaltung aus einem n-Transistor N7 bzw. N8 und einem p-Transistor P3 bzw. P4. Die Gates der Transistoren N7 und N6 in den geraden (2, 4, 6, ...) Speicherspalten bzw. den ungeraden (1, 3, 5, ...) Speicherspalten sind mit einem Steuersignal WREVEN bzw. WRODD gekoppelt. Die Gates der Transistoren P3 und P4 in den Kaskodeelementen SL und SR in jeder Speicherspalte werden vom Steuersignal gesteuert.
Die in Figur 3 gezeigte Schaltung arbeitet folgendermaßen: Die Funktionen der Kaskodeelemente SL und SR sind bereits anhand von Figur 1 beschrieben worden. Im Falle eines "niedrigen" Steuersignals werden die Transistoren P3 und P4 in allen Kaskodeelementen SL und SR in der Speicherschaltung leitend, so daß in jeder Spalte j die Bitleitung BITj mit der Datenleitung Dj und die Bitleitung j mit der Datenleitung Dj verbunden ist. Es ist vorzuziehen, für die Transistoren P3 und P4 p-Transistoren statt n-Transistoren zu verwenden, da die Spannungen auf den Bitleitungen BITj und j im allgemeinen größer sind als die Summe der Steuerspannung plus der Schwellenspannung VTHP eines p-Transistors, wenn aus einer Speicherzelle Mi,j Information ausgelesen wird (diese Summe ist ungefähr gleich 1 V bei einer Versorgungsspannung von beispielsweise 5 V), so daß an den Transistoren P3 und P4 kein Spannungsverlust auftritt. Für die Transistoren N7 und N8 werden vorzugsweise n- Transistoren verwendet, da die Transistoren, die die Speicherzellen Mi,j mit den Bitleitungen BITj und j verbinden (in der Figur nicht abgebildet) im allgemeinen ebenfalls n-Transistoren sind, so daß bei einer Schreiboperation in die Speicherzellen Mi,j über die Bitleitungen BITj und j für einen "niedrigen" Pegel kein Schwellenspannungsverlust auftritt.

Claims

1. Integrierte Speicherschaltung mit einer Matrix, in der jede Spalte ihre eigene Leseverstärkerschaltung zur Bildung eines extern darstellbaren Ausgangssignals an einem jeweiligen Leseverstärkerschaltungsausgang enthalt, dadurch gekennzeichnet, daß jede Leseverstärkerschaltung eine Verriegelungsfunktion hat und daß Selektionsmittel zur Selektion einer Anzahl Leseverstärkerschaltungen vorhanden sind, von denen jede zu einem jeweiligen Paar Leseverstärkerschaltungen gehört, wobei auch Übertragungsmittel zum direkten Ersetzen von Information einer der Leseverstärkerschaltungen innerhalb des betreffenden Paares durch Information der anderen Leseverstärkerschaltung innerhalb des betreffenden Paares vorhanden sind, wobei also die Information der genannten einen Leseverstärkerschaltung zerstört wird.

2. Integrierte Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die eine und die andere Leseverstärkerschaltung innerhalb des Paares direkt aneinander grenzen, wobei unter Einfluß eines Steuersignals die Verstärkung der einen Leseverstärkerschaltung größer oder gleich der Verstärkung der anderen Leseverstärkerschaltung ist.

3. Integrierte Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Leseverstärkerschaltungen kombinierte Ein- und Ausgänge umfassen.

4. Integrierte Speicherschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß jeder Eingang einer Leseverstärkerschaltung in einer Spalte mit einer Bitleitung in der betreffenden Spalte über ein gesondert schaltbares Kaskodeelement verbunden ist, das geeignet ist, zwei verschiedene Steuersignale zu empfangen.

5. Integrierte Speicherschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß jedes schaltbare Serienelement einen n-Transistor umfaßt.

6. Integrierte Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß jedes schaltbare Kaskodeelement eine Parallelschaltung aus einem p-Transistor und einem n-Transistor umfaßt.

7. Integrierte Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß Steuerelektroden der n-Transistoren, von einer ungeraden bis zu einer geraden Spalte mit zunehmender Spaltennummer geeignet sind, ein erstes Steuersignal zu empfangen, und von einer geraden bis zu einer ungeraden Spalte mit zunehmender Spaltennummer geeignet sind, ein zweites Steuersignal zu empfangen.

8. Integrierte Speicherschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerelektrode des p-Transistors in jedem schaltbaren Kaskodeelement geeignet ist, ein Lesesignal zu empfangen, und die Steuerelektrode des n-Transistors in jedem schaltbaren Kaskodeelement in einer ungeraden bzw. einer geraden Spalte geeignet ist, ein erstes bzw. ein zweites Schreibsignal zu empfangen.

9. Integrierte Speicherschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Leseverstärkerschaltung in einer ungeraden und einer geraden Spalte geeignet ist, das erste bzw. das zweite Steuersignal oder das zweite bzw. das erste Steuersignal zu empfangen.

10. Integrierte Speicherschaltung nach Anspruch 9, bei der jede Leseverstärkerschaltung mit Hilfe eines n-Transistors ein- oder ausgeschaltet werden kann, dadurch gekennzeichnet, daß parallel zu dem zuletzt genannten n-Transistor ein zusätzlicher n- Transistor geschaltet ist, dessen Steuerelektrode geeignet ist, das erste oder das zweite Steuersignal zu empfangen.

11. Integrierte Speicherschaltung nach Anspruch 5, 6, 7, 8 oder 10, dadurch gekennzeichnet, daß ein n-Transistor entweder ein n-Kanal-Feldeffekttransistor oder ein bipolarer npn-Transistor und ein p-Transistor entweder ein p-Kanal-Feldeffekttransistor oder ein bipolarer pnp-Transistor ist.

12. Integrierte Schaltung, mit einem Prozessor, einem Datenbus und einer Speicherschaltung, wobei der Prozessor über den Datenbus mit Parallelein- und ausgängen der Speicherschaltung so wie nach einem der vorhergehenden Ansprüche verbunden ist.

13. Integrierte Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß ein serieller Eingang/Ausgang der Speicherschaltung mit einem Anschlußstift der integrierten Schaltung verbunden ist.