DE3916784C2 - Speicherzellenfeld und Verfahren zum Schreiben von Daten in das Speicherzellenfeld - Google Patents

Description

Die Erfindung betrifft ein Speicherzellenfeld nach dem Oberbegriff des Patentanspruches 1 oder 2 und ein Verfahren zum Schreiben von Daten in einen Speicherzellenfeld nach dem Oberbegriff des Patentanspruches 15.

Ein Beispiel einer dynamischen Halbleiterspeichereinrichtung stellt der Speicher mit seriellem Zugriff dar, der im all­ gemeinen einen wie in Fig. 3 gezeigten Aufbau aufweist.

Gemäß Fig. 3 weist die gezeigte Speichereinrichtung mit seriellem Zugriff (serial access memory device) ein Speicher­ zellenfeld 61 auf, bei dem eine Mehrzahl von Speicherzellen des Drei-Transistor-Typs in l Zeilen und m Spalten angeordnet sind. Eine Speicherzelle des Speicherzellenfeldes 61, in die Daten geschrieben werden sollen, wird durch einen Schreibzeilenauswahl-Ringzeiger 62 und einen Schreibspalten­ auswahl-Ringzeiger 64 ausgewählt. Währenddessen wird eine Speicherzelle des Speicherzellenfeldes 61, aus der Daten ausgelesen werden sollen, durch einen Lesezeilenauswahl-Ring­ zeiger 63 und einen Lesespaltenauswahl-Ringzeiger 65 aus­ gewählt. Der Schreibspaltenauswahl-Ringzeiger 64 weist eine Schreibsteuerschaltung (nicht gezeigt in Fig. 3) auf, während der Lesespaltenauswahl-Ringzeiger 65 eine Lesesteuerschaltung (nicht gezeigt in Fig. 3) aufweist.

Ein Speicher mit seriellem Zugriff ist im allgemeinen so aufgebaut, daß auf die Speicherzellen des Speicherfeldes in einer vorbestimmten Reihenfolge zugegriffen wird. Bei­ spielsweise erfolgt bei dem in Fig. 3 gezeigten Speicher mit seriellem Zugriff der Zugriff auf das Speicherzellenfeld in der in Fig. 4 veranschaulichten Weise. Insbesondere wird zuerst auf Speicherzellen in der ersten Spalte mit einer Reihenfolge, die mit einer Speicherzelle in der ersten Zeile beginnt und mit einer anderen Zelle in der l-ten Zeile endet, zugegriffen. Dann wird auf die Speicherzellen in der zweiten Spalte zugegriffen in einer ähnlichen Reihenfolge beginnend mit einer Speicherzelle in der ersten Zeile und endend mit einer anderen Speicherzelle in der l-ten Zeile. Auf die Spei­ cherzellen in den anderen Spalten wird in einer ähnlichen Weise zugegriffen, bis auf eine Speicherzelle in der l-ten Zeile in der m-ten Spalte zugegriffen ist und anschließend auf die Speicherzellen des Speicherzellenfeldes in derselben Reihenfolge beginnend mit den Speicherzellen in der ersten Zeile in der ersten Spalte zugegriffen wird.

Beim Betrieb wird der Schreibzeilenauswahl-Ringzeiger 62 und der Schreibspaltenauswahl-Ringzeiger 64 als Reaktion auf ein von einer externen Signalquelle (nicht gezeigt) empfangenes Schreibrücksetzsignal initialisiert, und der Lesezeilenauswahl-Ringzeiger 63 und der Lesespaltenaus­ wahl-Ringzeiger 65 werden als Reaktion auf ein Leserücksetz­ signal , das ebenso von der externen Signalquelle emp­ fangen worden ist, initialisiert. Als Ergebnis dieser Ini­ tialisierung wird die erste Zeile in der ersten Spalte des Speicherzellenfeldes 61 bestimmt. Dann werden nacheinander­ folgend die zweite, dritte, ... und l-te Zeile in der ersten Spalte bestimmt, und daran anschließend werden nacheinander die erste, zweite, ... und l-te Zeile in der zweiten Spalte als Reaktion auf Schreibtakte WCLK oder Lesetakte RCLK, die von einer weiteren externen Signalquelle (nicht gezeigt) empfangen werden, bestimmt. Damit wird, nachdem die l-te Zeile in der m-ten Spalte bestimmt ist, die erste Zeile in der ersten Spalte erneut bestimmt, und daran anschließend wird eine ähnliche Adressierung wiederholt, bis ein anderes Schreibrücksetzsignal oder ein anderes Leserücksetzsi­ gnal empfangen worden ist. Ein Eingangswert DI wird durch die Schreibsteuerschaltung in dem Schreibspaltenaus­ wahl-Ringzeiger 64 in eine Speicherzelle geschrieben, die durch den Schreibzeilenauswahl-Ringzeiger 62 und den Schreib­ spaltenauswahl-Ringzeiger 64 bestimmt ist. Auf der anderen Seite wird die Information, welche in einer Speicherzelle gespeichert ist, die durch den Lesezeilenauswahl-Ringzeiger 63 und den Lesespaltenauswahl-Ringzeiger 65 bestimmt ist, als Ausgangswert DO von der Lesesteuerschaltung in dem Lese­ spaltenauswahl-Ringzeiger 54 ausgelesen. Der Schreibbetrieb und der Lesebetrieb werden unabhängig voneinander ausgeführt.

Unter Bezugnahme auf Fig. 5, die schematisch den detaillier­ ten Aufbau eines wesentlichen Teiles des in Fig. 3 gezeigten Speichers mit seriellem Zugriff veranschaulicht, sind für jede Spalte des Speicherzellenfeldes 61 eine Schreibbitlei­ tung WB_k und eine Lesebitleitung RB_k vorgesehen, wobei k irgendeine ganze Zahl von 1 bis m ist. Ein Schreibtreiber 11 ist mit jeder Schreibbitleitung WB_k verbunden, während eine Leseschaltung 13 mit jeder Lesebitleitung RB_k verbunden ist. Währenddessen sind für jede Zeile des Speicherzellen­ feldes 61 eine Schreibwortleitung WWL_n und eine Lesewortlei­ tung RWL_n vorgesehen, wobei n irgendeine ganze Zahl von 1 bis l ist. Ein Schreibauswahlgatter 12 in der Form eines UND-Gatters ist für jede Speicherzelle 10 des Speicherzellen­ feldes 61 vorgesehen. Damit sind in Fig. 5 die Speicherzellen 10 in der n-ten (n + 1)-ten und (n + 2)-ten Zeile in den k-ten, und (k + 1)-ten Spalten des Speicherzellenfeldes 61 ersichtlich. Jede der Speicherzellen 10 weist drei N-Kanal- MOS-Feldeffekttransistoren 1, 2 und 3 auf. Jede der Speicher­ zellen 10 weist ferner einen Speicherkondensator 4 auf.

Jetzt wird die Speicherzelle 10, zum Beispiel in der n-ten Zeile und in der k-ten Spalte, betrachtet. Der Transistor 3 der betrachteten Speicherzelle 10 ist bei dessen Gate mit der Schreibbitleitung WB_k über den Transistor 1 verbunden, bei dessen Drain mit der Lesebitleitung RB_k über den Transistor 2 verbunden, und bei dessen Source mit Masse verbunden. Der Transistor 1 ist bei dessen Gate mit einem Ausgang des Schreibauswahlgatters 12 verbunden. Der Transistor 2 ist bei dessen Gate mit der Lesewortleitung RWL_n verbunden. Das Schreibauswahlgatter 12 ist bei einem eines Paares von dessen Eingangsanschlüssen mit der Schreibwortleitung WWL_n verbun­ den, die wiederum mit dem in Fig. 3 gezeigten Schreibzeilen­ auswahl-Ringzeiger 62 verbunden ist. Die Lesewortleitung RWL_n ist mit dem Lesezeilenauswahl-Ringzeiger 63 verbunden.

Die Schreibauswahlgatter 12 in jeder der Spalten sind zum Empfangen eines Schreibspaltenauswahlsignales WBS_k von dem Schreibspaltenauswahl-Ringzeiger 64 bei dessen jeweils ande­ ren Eingangsanschlüssen verbunden. Währenddessen ist die Leseschaltung 13 in jeder Spalte zum Empfangen eines Lese­ spaltenauswahlsignales RBS_k von dem Lesespaltenauswahl-Ring­ zeiger 65 verbunden.

Wenn beim Schreibbetrieb eine Speicherzelle 10, zum Beispiel in der n-ten Zeile in der (k + 1)-ten Spalte durch den in Fig. 3 gezeigten Schreibzeilenauswahl-Ringzeiger 62 und den Schreibspaltenauswahl-Ringzeiger 64 ausgewählt ist, steigt das Potential auf der Schreibwortleitung WWL_n auf einen "H"-Pegel, und das Schreibspaltenauswahlsignal WBS_k+1 steigt ebenfalls auf den "H"-Pegel. Folglich sieht das Schreibaus­ wahlgatter 12 in der n-ten Zeile in der (k + 1)-ten Spalte einen Ausgang mit dem "H"-Pegel zum Einschalten des Tran­ sistors 1 vor. Als ein Ergebnis wird ein vom Schreibtreiber 11 gepufferter Eingangswert DI über die Schreibbitleitung WB_k+1 in den Speicherkondensator 4 in der Speicherzelle 10 geschrieben.

Daraufhin stellen die Schreibspaltenauswahlsignale WBS für alle die Spalten außer der (k + 1)-ten Spalte und die Poten­ tiale auf den Schreibwortleitungen WWL für alle die Zeilen außer der n-ten Zeile den "L"-Pegel dar. Folglich stellen alle die Schreibauswahlgatter 12 außer dem Schreibauswahl­ gatter 12 in der n-ten Zeile in der (k + 1)-ten Spalte den "L"-Pegel dar. Dementsprechend verbleiben alle Transistoren 1 der Speicherzellen 10 außer der Speicherzelle 10 in der n-ten Zeile in der (k + 1)-ten Spalte im Aus-Zustand, so daß die in den Speicherzellen 10 gespeicherte Information erhalten wird.

Beim Lesebetrieb auf der anderen Seite, wenn eine Speicher­ zelle 10, zum Beispiel in der n-ten Zeile in der (k + 1)-ten Spalte, durch den Lesezeilenauswahl-Ringzeiger 63 und den Lesespaltenauswahl-Ringzeiger 65 ausgewählt ist, steigt das Potential auf der Lesewortleitung RWL_n auf den "H"-Pegel an. Daraufhin wird alle in den Speicherzellen 10 in der n-ten Zeile gespeicherte Information über die Lesebitlei­ tungen RB₁ bis RB_m ausgelesen. Dabei wird jedoch die Aus­ gangsinformation lediglich von der Leseschaltung 13 für die (k + 1)-te Spalte, die durch das Lesespaltenauswahlsignal RBS_k+1 ausgewählt ist, geliefert.

Ein Speicher vom FIFO-Typ (first-in first-out), der einen Typ eines Speichers mit seriellem Zugriff darstellt, der Speicherzellen vom Drei-Transistor-Typ aufweist, ist in Amar Mukherjee: "Introduction to NMOS and CMOS VLSI System Design", Prentice-Hall, 1986, Seiten 268 bis 273 offenbart.

Eine derartige Halbleiterspeichereinrichtung, welche wie oben beschrieben Speicherzellen vom Drei-Transistor-Typ auf­ weist, benötigt eine Gatterschaltung zum Auswählen einer Speicherzelle, in die Information geschrieben werden soll.

Dementsprechend bedeutet eine solche Halbleiterspeicherein­ richtung einen Rückschritt dahingehend, daß diese einen großen Maßstab für den Schaltungsaufbau und eine große Be­ setzungsfläche aufgrund des Vorhandenseins solcher Gatter­ schaltungen benötigt.

Aus der DE 33 37 850 A1 sind ein Speicherzellenfeld nach dem Oberbegriff des Patentanspruches 1 oder 2 und ein entsprechendes Verfahren der im Patentanspruch 15 angegebenen Gattung bekannt. Dabei ist jeweils eine Steuerleitung für eine Speicherzelle vor­ gesehen. Es gibt keinen Hinweis darauf, daß eine Speicherzelle getrennt für das Schreiben und Lesen angesteuert werden könnte. Das macht den Zugriff unflexibel und dadurch auch langsam.

Dagegen ist aus der EP 02 72 869 A2 ein Speicherzellenfeld be­ kannt, bei dem jede Speicherzelle durch eine Lesewortleitung und eine Schreibwortleitung ansteuerbar ist, wie es oben unter Bezug­ nahme auf die Beschreibung der Fig. 5 erörtert worden ist. Damit kann zwar die Lesezeit verringert werden, aber wegen der hohen An­ zahl benötigter Gatterschaltungen wird die Chip-Fläche vergrößert, was unerwünscht ist.

Aus der Funkschau 12/1984, Seite 59, 60, 65, 66 ist eine Speicher­ zelle bekannt, die drei MOS-Transistoren und einen Speicherkonden­ sator aufweist.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Speicherzel­ lenfeld und ein Verfahren zum Schreiben von Daten in ein derarti­ ges Speicherzellenfeld vorzusehen, wobei der Schreibbetrieb hoch sein kann, ohne daß eine große Chip-Fläche benötigt wird.

Diese Aufgabe wird durch ein Speicherzellenfeld der eingangs be­ schriebenen Art gelöst, das durch die kennzeichnenden Merkmale des Patentanspruches 1 oder des Patentanspruches 2 gekennzeichnet ist. Des weiteren wird die Aufgabe gelöst durch ein Verfahren zum Schreiben von Daten in das Speicherzellenfeld, das durch die Merk­ male des Patentanspruches 15 gekennzeichnet ist.

Mit diesem Speicherzellenfeld kann die von einer dynamischen Halbleiterspeichereinrichtung be­ setzte Fläche verringert werden, da eine Schreibgatterschal­ tung für die Speicherzellen nur für jedes Wort benötigt wird. Ferner kann die Betriebsgeschwindigkeit der dynamischen Halb­ leiterspeichereinrichtung angehoben werden, da Daten für ein Wort gleichzeitig in Speicherzellen für ein Wort ge­ schrieben werden können.

Bevorzugte Ausgestaltungen des Speicherzellenfeldes sind in den zuge­ hörigen Unteransprüchen angegeben. Es folgt die Beschreibung von Ausführungs­ beispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild einer dynamischen Halbleiter­ speichereinrichtung entsprechend einem Ausführungsbeispiel dieser Erfindung;

Fig. 2 ein Blockschaltbild einer dynamischen Halbleiter­ speichereinrichtung entsprechend eines anderen Ausführungsbeispieles dieser Erfin­ dung;

Fig. 3 ein schematisches Blockschaltbild einer Halbleiter­ speichereinrichtung vom FIFO-Typ;

Fig. 4 ein Diagramm zum Veranschaulichen des seriellen Zugriffes auf ein Speicherzellenfeld der in Fig. 3 gezeigten Halbleiterspeichereinrichtung; und

Fig. 5 ein Blockschaltbild, das den detaillierten Aufbau des Speicherzellenfeldes der in Fig. 3 gezeigten Halbleiterspeichereinrichtung zeigt.

Unter Bezugnahme auf Fig. 1 ist in einem schematischen Block­ schaltbild eine Halbleiterspeichereinrichtung vom FIFO-Typ gezeigt. Die gezeigte Halb­ leiterspeichereinrichtung weist ein Feld von Speicherzellen 10 mit einer Mehrzahl von Anschlüssen auf. Das Feld der Speicherzellen 10 ist in Richtung der Spalten des Speicher­ zellenfeldes in vier Speicherzellengruppen 30a, 30b, 30c und 30d unterteilt. Jede der Speicherzellengruppen 30a bis 30d weist eine Breite von Speicherzellen 10 auf, die einem Wort entspricht. Falls ein Wort vier Bit enthält, enthält damit jede der Speicherzellengruppen 30a bis 30d vier Spalten von Speicherzellen 10, wie in Fig. 1 gezeigt. (Falls anderer­ seits ein Wort acht Bit enthält, enthält natürlich jede der Speicherzellengruppen 30a bis 30d acht Spalten von Speicher­ zellen 10.)

Vier Schreibblockauswahlleitungen 24a, 24b, 24c und 24d sind mit Ausgangsanschlüssen eines Schreibblockauswahl-Ringzeigers 31 verbunden und dienen zur Auswahl einer beliebigen Gruppe aus den Speicherzellengruppen 30a bis 30d. Eine Mehrzahl von Schreibzeilenauswahlleitungen 25 erstreckt sich entlang Teilschreibwortleitungen 22a, 22b, 22c und 22d der Speicher­ zellengruppen 30a bis 30d und ist mit Ausgangsanschlüssen eines Schreibzeilenauswahl-Ringzeigers 37 verbunden.

Die Schreibblockauswahlleitungen 24a, 24b, 24c und 24d sind jeweils mit Eingangsanschlüssen von Schreib-UND-Gattern 21a, 21b, 21c und 21d verbunden, während die Schreibzeilenauswahl­ leitungen 25 mit den anderen Eingangsanschlüssen der Schreib- UND-Gatter 21a bis 21d verbunden sind. Die Teilschreibwort­ leitungen 22a bis 22d sind jeweils mit Ausgangsanschlüssen der Schreib-UND-Gatter 21a bis 21d verbunden und sind jeweils parallel mit Speicherzellen 10 für ein Wort verbunden.

Jede der Speicherzellen 10 mag eine wie in Fig. 5 gezeigte Speicherzelle vom Drei-Transistor-Typ sein. Damit ist die Drain des Transistors 1 von jeder der Speicherzellen 10, d.h. ein Schreibanschluß jeder Speicherzelle 10, jeweils mit einer der Schreibbitleitungen 26a, 26b, 26c und 26d ver­ bunden, die wiederum mit Schreibschaltungen 28a, 28b, 28c und 28d verbunden sind. Die Drain des zweiten Transistors 2 von jeder Speicherzelle 10, d.h. ein Leseanschluß von jeder Speicherzelle 10, ist jeweils mit einer der Lesebitleitungen 27a, 27b, 27c und 27d verbunden, die wiederum mit Leseschal­ tungen 29a, 29b, 29c und 29d verbunden sind. Das Gate des Transistors 1 von jeder Speicherzelle 10 ist mit einer der Teilschreibwortleitungen 22a bis 22d verbunden, während das Gate des Transistors 2 mit einer der Lesewortleitungen 23 verbunden ist, die mit Ausgangsanschlüssen eines Lesezeilen­ auswahl-Ringzeigers 38 verbunden sind.

Jede der Schreibschaltungen 28a bis 28d weist einen wie in Fig. 5 gezeigten Schreibtreiber 11 auf. Jede Schreibschaltung wird durch eine entsprechende Leitung von den Schreibblock­ auswahlleitungen 24a bis 24d zur Ausgabe von Schreibdaten auf eine entsprechende Leitung von den Schreibbitleitungen 26a bis 26d aktiviert. Die Leseschaltungen 29a bis 29d werden nacheinander durch Leseblockauswahlleitungen 34a, 34b, 34c und 34d, die mit Ausgangsanschlüssen eines Leseblockauswahl- Ringzeigers 32 verbunden sind, aktiviert, zum Verstärken und Ausgeben von Daten, die jeweils von den Lesebitleitungen 27a bis 27d ausgelesen wurden.

Während des Betriebes, wenn Daten eines Wortes in Speicher­ zellen geschrieben werden sollen, zum Beispiel in die Spei­ cherzellengruppe 30a, ändert der Schreibblockauswahl-Ring­ zeiger 31 zuerst die Schreibblockauswahlleitung 24a auf den "H"-Pegel zum Auswählen der Speicherzellengruppe 30a und Aktivieren der Schreibschaltung 28a der Speicherzellengruppe 30a. Daraufhin ändert der Schreibzeilenauswahl-Ringzeiger 37 selektiv eine der Schreibzeilenauswahlleitungen 25 auf den "H"-Pegel, zum Öffnen eines entsprechenden UND-Gatters 21a. Diejenige der Schreibwortleitungen 22a, die mit dem Ausgangsanschluß des so geöffneten UND-Gatters 21a, das den "H"-Pegel repräsentiert, verbunden ist, öffnet die Schreib­ anschlüsse der entsprechenden Speicherzellen 10 für ein Wort. Dementsprechend werden die Daten für ein Wort, die von der Schreibschaltung 28a ausgegeben wurden, gleichzeitig in die Speicherzellen 10 für ein Wort über die mit der Schreibschal­ tung 28a verbundenen Schreibbitleitungen 26a geschrieben. Dementsprechend wird die zum Schreiben eines Wortes benötigte Zeit verringert und der Leistungsverbrauch ebenso verringert. Ferner, falls die Schreibzeilenauswahlleitungen 25 aus einem Material mit einem geringen elektrischen Widerstand, wie zum Beispiel Aluminium, hergestellt sind, wird, auch wenn die Teilschreibwortleitungen 22a bis 22d einen relativ hohen spezifischen Widerstand aufweisen, ein Hochgeschwindigkeits­ betrieb nicht behindert, da die Teilschreibwortleitungen 22a bis 22d eine beträchtlich kleine Länge aufweisen.

Beim Schreibbetrieb von Daten für ein Wort wird lediglich eine der Schreibblockauswahlleitungen 24a bis 24d auf den "H"-Pegel geändert und lediglich eine der Schreibzeilenaus­ wahlleitungen 25 wird auf den "H"-Pegel geändert. Dement­ sprechend werden Daten lediglich in ausgewählte Speicherzel­ len für ein Wort in einer ausgewählten Speicherzellengruppe geschrieben, und Daten werden nie fehlerhaft in Speicherzel­ len geschrieben, die nicht ausgewählt sind.

Da von den Schreib-UND-Gattern 21a bis 21d lediglich eines für Speicherzellen für jedes Wort in der in Fig. 1 gezeigten Speichereinrichtung vorhanden sein muß, ist ferner die von solchen Schreib-UND-Gattern 21a bis 21d belegte Fläche be­ deutend kleiner im Vergleich zu der bei einer Speicherein­ richtung wie oben beschrieben, bei der ein UND-Gatter für jede der Speicherzellen benötigt wird.

Unter Bezugnahme auf Fig. 2 wird nun ein schematisches Schalt­ bild einer dynamischen Halbleiterspeichereinrichtung entsprechend einem zweiten Ausführungsbeispiel dieser Erfindung gezeigt. Die gezeigte Speichereinrichtung ist vom FIFO-Typ und im allgemeinen Aufbau ganz ähnlich zu der in Fig. 1 gezeigten Speichereinrichtung, und dementspre­ chend sind die gleichen Elemente mit den gleichen Bezugszei­ chen wie die aus Fig. 1 bezeichnet. Die Speichereinrichtung ist in der detaillierten Konstruktion einer Schaltung zum Auslesen modifiziert. Insbesondere sind Leseblockauswahllei­ tungen 34a, 34b, 34c und 34d mit Ausgangsanschlüssen eines Leseblockauswahl-Ringzeigers 32 verbunden und dienen zum Auswählen einer der Speicherzellengruppen 30a, 30b, 30c und 30d. Lesezeilenauswahlleitungen 33 erstrecken sich entlang Teillesewortleitungen 35a, 35b, 35c und 35d und sind mit Ausgangsanschlüssen eines Lesezeilenauswahl-Ringzeigers 38 verbunden.

Die Leseblockauswahlleitungen 34a bis 34d sind jeweils mit Eingangsanschlüssen von Lese-UND-Gattern 36a, 36b, 36c und 36d verbunden, während die Lesezeilenauswahlleitungen 33 mit den anderen Eingangsanschlüssen der UND-Gatter 36a bis 36d verbunden sind. Die Teillesewortleitungen 35a bis 35d sind jeweils mit Ausgangsanschlüssen der UND-Gatter 36a bis 36d verbunden, und jede ist parallel mit Speicherzellen 10 für ein Wort verbunden. Das Gate des Transistors 2 von jeder der wie in Fig. 5 gezeigten Speicherzellen 10 ist mit einer der Teillesewortleitungen 35a bis 35d verbunden.

Während des Betriebes, wenn Daten von Speicherzellen für ein Wort, zum Beispiel in der Speicherzellengruppe 30a, gelesen werden soll, ändert zuerst der Leseblockauswahl- Ringzeiger 32 die Leseblockauswahlleitung 34a auf den "H"- Pegel zum Auswählen der Speicherzellengruppe 30a und Aktivie­ ren der Leseschaltung 29a. Daraufhin ändert der Lesezeilen­ auswahl-Ringzeiger 38 eine der Lesezeilenauswahlleitungen 33 auf den "H"-Pegel zum Öffnen eines entsprechenden Lese- UND-Gatters 36a. Diejenige der Teillesewortleitungen 35a, die mit dem Ausgangsanschluß des so geöffneten UND-Gatters 36a, das auf dem "H"-Pegel ist, verbunden ist, öffnet die Leseanschlüsse der entsprechenden Speicherzellen 10 für ein Wort. Folglich werden Daten aus den ausgewählten Speicher­ zellen 10 für ein Wort ausgelesen und durch die Leseschaltung 29a verstärkt und von dieser ausgegeben. Dementsprechend werden Daten für ein Wort gleichzeitig gelesen, was die Ge­ schwindigkeit des Lesebetriebes erhöht und den Leistungsver­ brauch verringert. Ferner, falls die Lesezeilenauswahllei­ tungen 33 aus einem Material mit einem niedrigen elektrischen Widerstand, wie zum Beispiel Aluminium hergestellt sind, wird, sogar wenn die Teillesewortleitungen 35a bis 35d einen relativ hohen spezifischen Widerstand aufweisen, der Hoch­ geschwindigkeitsbetrieb nicht behindert, da die Teillese­ wortleitungen 35a bis 35d eine beträchtlich kleine Länge aufweisen.

Beim Lesebetrieb von Daten für ein Wort wird lediglich eine der Leseblockauswahlleitungen 34a bis 34d auf den "H"-Pegel geändert und lediglich eine der Lesezeilenauswahlleitungen 33 wird auf den "H"-Pegel geändert. Dementsprechend werden Daten lediglich von ausgewählten Speicherzellen für ein Wort in einer ausgewählten Speicherzellengruppe gelesen, und Daten werden nie fehlerhaft von Speicherzellen ausgelesen, die nicht ausgewählt sind.

Es sollte bemerkt werden, daß, während die Speichereinrich­ tungen der obigen Ausführungsformen zur Vereinfachung der Zeichnungen vier Speicherzellengruppen aufweisen, diese zu­ sätzlich weitere Speichergruppen aufweisen können.

Während die Speichereinrichtungen der beschriebenen Ausfüh­ rungsbeispiele Speicherzellen vom Drei-Transistor-Typ ver­ wenden, können ferner beliebige Speicherzellen mit Mehrfach­ anschlüssen, von denen jede einen oder mehrere Schreiban­ schlüsse und einen oder mehrere getrennte Leseanschlüsse aufweist, genauso verwendet werden.

Es soll ebenso bemerkt werden, daß diese Erfindung nicht nur auf eine Speichereinrichtung vom FIFO-Typ angewendet werden kann, sondern ebenso auf eine Speichereinrichtung mit wahlfreiem Zugriff (RAM). Im letzteren Fall kann jeder der Ringzeiger durch einen Decoder ersetzt sein.

Claims (15)

1. Speicherzellenfeld mit einer Matrix von in Zeilen und Spalten angeordneten Speicherzellen (10), die in Richtung entlang der Spalten in eine Mehrzahl von Speicherzellengruppen (30a bis 30d) unterteilt ist;
einer Mehrzahl von jeweils mit einer Speicherzellengruppe (30a bis 30d) verbundenen Schreibblockauswahlleitungen (24a bis 24d) zum Auswählen einer der Speicherzellengruppen (30a bis 30d);
einer Mehrzahl von mit den Speicherzellen (10) einer Zeile ver­ bundenen Schreibzeilenauswahlleitungen (25) zum Auswählen einer Zeile von Speicherzellen (10) in der durch die Schreibblockaus­ wahlleitungen (24a bis 24d) ausgewählten Speicherzellengruppe (30a bis 30d);
einer Mehrzahl von jeweils mit einem ersten Eingangsanschluß mit einer Schreibblockauswahlleitung (24a bis 24d) verbundenen und mit einem zweiten Eingangsanschluß mit einer Schreibzeilenauswahl­ leitung (25) verbundenen ersten Gattereinrichtungen (21a bis 21d); und
einer Mehrzahl von jeweils einen Ausgangsanschluß einer der ersten Gattereinrichtungen (21a bis 21d) mit jeweils einer Zeile von Speicherzellen (10) in einer Speicherzellengruppe (30a bis 30d) parallel verbindenden Teilschreibwortleitungen (22a bis 22d);
gekennzeichnet durch
eine Mehrzahl von mit jeweils den Speicherzellen (10) einer Zeile ver­ bundenen Lesewortleitungen (23, 33);
wobei jede Speicherzelle (10) mindestens einen durch eine ent­ sprechende Teilschreibwortleitung (22a bis 22d) ansteuerbaren Schreibanschluß und
mindestens einen davon getrennt durch eine entsprechende Lesewort­ leitung (23, 33) ansteuerbaren Leseanschluß auf­ weist.

2. Speicherzellenfeld mit
einer Matrix von in Zeilen und Spalten angeordneten Speicherzellen (10), die in Richtung entlang der Spalten in eine Mehrzahl von Speicherzellengruppen (30a bis 30d) unterteilt ist;
einer Mehrzahl von jeweils mit einer Speicherzellengruppe (30a bis 30d) verbundenen Schreibblockauswahlleitungen (24a bis 24d) zum Auswählen einer der Speicherzellengruppen (30a bis 30d);
einer Mehrzahl von mit den Speicherzellen (10) einer Zeile ver­ bundenen Schreibzeilenauswahlleitungen (25) zum Auswählen einer Zeile von Speicherzellen (10) in der durch die Schreibblockaus­ wahlleitungen (24a bis 24d) ausgewählten Speicherzellengruppe (30a bis 30d);
einer Mehrzahl von jeweils mit einem ersten Eingangsanschluß mit einer Schreibblockauswahlleitung (24a bis 24d) verbundenen und mit einem zweiten Eingangsanschluß mit einer Schreibzeilenauswahl­ leitung (25) verbundenen ersten Gattereinrichtungen (21a bis 21d); und
einer Mehrzahl von jeweils einen Ausgangsanschluß einer der ersten Gattereinrichtungen (21a bis 21d) mit jeweils einer Zeile von Speicherzellen (10) in einer Speicherzellengruppe (30a bis 30d) parallel verbindenden Teilschreibwortleitungen (22a bis 22d);
gekennzeichnet durch
eine Mehrzahl von jeweils mit einer Speicherzellengruppe (30a bis 30d) verbundenen Leseblockauswahlleitungen (34a bis 34d) zum Aus­ wählen einer Speicherzellengruppe (30a bis 30d);
eine Mehrzahl von mit den Speicherzellen (10) einer Zeile verbun­ denen Lesezeilenauswahlleitungen (33) zum Auswählen einer Zeile von Speicherzellen (10) in der durch die Leseblockauswahlleitun­ gen (34a bis 34d) ausgewählten Speicherzellengruppe (30a bis 30d);
eine Mehrzahl von jeweils mit einem ersten Eingangsanschluß mit einer der Leseblockauswahlleitungen (34a bis 34d) verbundenen und mit einem zweiten Eingangsanschluß mit einer der Lesezeilenaus­ wahlleitungen (33) verbundenen zweiten Gattereinrichtungen (36a bis 36d); und
eine Mehrzahl von jeweils einen Ausgangsanschluß einer zweiten Gattereinrichtung (36a bis 36d) mit jeweils einer Zeile von Speicherzellen (10) in einer Speicherzellengruppe (30a bis 30d) parallel verbindenden Teillesewortleitungen (35a bis 35d);
wobei jede Speicherzelle (10) mindestens einen durch eine ent­ sprechende Teilschreibwortleitung (22a bis 22d) ansteuerbaren Schreibanschluß und
mindestens einen davon getrennt durch einen entsprechende Teillesewort­ leitung (35a bis 35d) ansteuerbaren Leseanschluß auf­ weist.

3. Speicherzellenfeld nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Speicherzellengruppe (30a bis 30d) in Zeilenrichtung eine vorbestimmte einem Datenwort entspre­ chende Anzahl von Speicherzellen (10) aufweist.

4. Speicherzellenfeld nach einem der Ansprüche 1 bis 3, gekennzeichnet durch:
eine Mehrzahl von in einer Zeile angeordneten Lesebitleitungen (27), von denen jede mit Leseübertragungsgattern (2) von Speicher­ zellen (10) entsprechend der Spalten verbunden ist;
eine Mehrzahl von in einer Zeile angeordneten Schreibbitleitungen (26), von denen jede mit Schreibübertragungsgattern (1) von Spei­ cherzellen (10) von entsprechenden Spalten verbunden ist;
eine Mehrzahl von für jede Speicherzellengruppe (30a bis 30d) vor­ gesehenen Schreibkreiseinrichtungen (28), die jeweils mit den Schreibbitleitungen in einer entsprechenden Speicherzellengruppe (30a bis 30d) verbunden sind; und
eine Mehrzahl von für jede der Speicherzellengruppen (30a bis 30d) vorgesehenen Lesekreiseinrichtungen (29), die jeweils mit den ent­ sprechenden Lesebitleitungen (27) in einer entsprechenden Speicher­ zellengruppe (30a bis 30d) verbunden sind.

5. Speicherzellenfeld nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der Speicherzellen (10) eine Speicherzelle des Dreitransistortypes ist, die drei Transistoren (1, 2, 3) und einen Kondensator (4) aufweist.

6. Speicherzellenfeld nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein Eingangsanschluß einer jeden der Speicherzellen (10) mit einer entsprechenden der Mehrzahl von Schreibbitleitungen (26) verbunden ist.

7. Speicherzellenfeld nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ein Ausgangsanschluß einer jeden der Speicherzellen (10) mit einer entsprechenden der Mehrzahl von Lesebitleitungen (27) verbunden ist.

8. Speicherzellenfeld nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jede der ersten Gattereinrichtungen (21a bis 21d) ein UND-Gatter ist.

9. Speicherzellenfeld nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Speicherzellen vom Typ des wahl­ freien Zugriffes sind.

10. Speicherzellenfeld nach einem der Ansprüche 1 bis 9, gekennzeichnet durch eine Schreibblockauswahleinrichtung (31) zum Auswählen einer Schreibblockauswahlleitung (24).

11. Speicherzellenfeld nach einem der Ansprüche 1 bis 10, gekennzeichnet durch eine Schreibzeilenauswahleinrichtung (37) zum Auswählen einer Schreibzeilenauswahlleitung (25).

12. Speicherzellenfeld nach Anspruch 5, dadurch gekennzeichnet, daß das Gate des ersten MOS-Transistors (1) mit einer entsprechenden Teilschreibwortleitung (22a bis 22d) verbunden ist,
daß das Gate des zweiten MOS-Transistors (2) mit einer entspre­ chenden Lesewortleitung (23, 33) bzw. Teillesewortleitung (35a bis 35d) verbunden ist und
daß das Gate des dritten MOS-Transistors (3) über den ersten MOS- Transistor (1) mit einer entsprechenden Schreibbitleitung (26) verbunden ist.

13. Speicherzellenfeld nach einem der Ansprüche 4 bis 12, gekennzeichnet durch:
eine Lesezeilenauswahleinrichtung (38) zum Auswählen einer Lese­ wortleitung (23) bzw. Teillesewortleitung (35a bis 35d) und eine Leseblockauswahleinrichtung (32) zum Auswählen einer Lese­ kreiseinrichtung (29).

14. Speicherzellenfeld nach einem der Ansprüche 2 bis 13, dadurch gekennzeichnet, daß jede der zweiten Gattereinrichtungen (36a bis 36d) ein UND-Gatter ist.

15. Verfahren zum Schreiben von Daten in das Speicherzellenfeld nach einem der Ansprüche 1 bis 14, gekennzeichnet durch die Schritte:
Teilen der Matrix von Speicherzellen in diskrete Gruppen entlang der gesamten Ausdehnung in Spaltenrichtung der Speicherzellenmatrix, wobei jede der Zeilen einer Gruppe eine vorbestimmte Mehrzahl von Speicherzellen aufweist, die einem Datenwort entspricht;
Auswählen einer der Gruppen von Speicherzellen;
Auswählen einer der Zeilen in der ausgewählten Gruppe von Speicherzellen;
simultanes Aktivieren aller Speicherzellen in der ausgewählten Zeile in der ausgewählten Gruppe von Speicherzellen; und Schreiben von Daten parallel in alle Speicherzellen in der aus­ gewählten Zeile der ausgewählten Gruppe von Speicherzellen.