DE69114345T2

DE69114345T2 - Halbleiterspeichereinrichtung.

Info

Publication number: DE69114345T2
Application number: DE69114345T
Authority: DE
Inventors: Takeo Fujii
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1990-03-28
Filing date: 1991-03-27
Publication date: 1996-05-23
Anticipated expiration: 2011-03-28
Also published as: EP0454998A2; EP0454998A3; US5097313A; EP0454998B1; DE69114345D1; KR940004518B1

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruches 1, d.h. eine Anordnung von I/O-Leitungen (Eingangs-/Ausgangsleitungen), die die Bitleitungen eines Speicherzeilfeldes mit gemeinsamen Datenbusleitungen verbinden, die entlang der Peripherie eines Halbleiterchips vorgesehen sind.

Beschreibung des Standes der Technik

Eine Halbleiterspeichervorrichtung umfaßt ein Speicherzellfeld mit einer Anzahl von Speicherzellen, die in einem Feld angeordnet sind, wobei Bitleitungen und Wortleitungen jeweils mit den Speicherzellen verbunden sind. Ein Reihendekoder und ein Spaltendekoder sind angrenzend an das Speicherzellfeld zur Auswahl einer vorgegebenen Speicherzelle angeordnet. Eine I/O-Leitung ist als ein Kanal zum Lesen von Daten und zum Schreiben von Daten in die Speicherzelle vorgesehen, die durch den Reihendekoder und den Spaltendekoder ausgewählt ist. Die I/O-Leitung ist an einem Ende mit den Bitleitungen über einen Auswahlschalter und mit dem gemeinsamen Datenbus am anderen Ende über eine Pufferschaltung und eine I/O-Leitungsauswahlschaltung verbunden, wobei der gemeinsame Datenbus mit einem Eingangs-/Ausgangsan schluß verbunden ist, der seinerseits an der Peripherie des Halbleiterchips vorgesehen ist.
Bei einer Halbleiterspeichervorrichtung umfaßt normalerweise ein Chip eine Anzahl solcher Speicherfelder. Beispielsweise ist ein 4 Megabit dynamischer Freizugriffsspeicher (im folgenden als DRAM bezeichnet) eine Halbleiterspeichervorrichtung mit einer Chipgröße von etwa 6 x 15mm², der 16 Speicherzellfelder von 256 Reihen x 1024 Spalten, d.h. 256 K Bit, in seitlicher Anordnung aufweist.
Durch die Verwendung mehrerer Speicherzellfelder zur Verkürzung der Bitleitung kann die Kapazität der Bitleitung vermindert werden, um dadurch die Geschwindigkeit des Datenlesens und des Datenschreibens zu erhöhen. In einem Speicherzellfeld einer Halbleiterspeichervorrichtung eines solchen Aufbaus ist die Seite parallel zur Wortleitungsrichtung länger als die Seite parallel zur Bitleitungsrichtung. Wenn somit eine Anzahl von Speicherzeilfeldern eines solchen Aufbaus anzuordnen sind, werden sie mit ihren längeren Seiten angrenzend aneinander angeordnet.
Wenn eine Anzahl von Speicherzellfeldern vorgesehen sind, sind Pufferschaltungen und I/O-Leitungsauswahlschaltungen, die zwischen den gemeinsamen Datenbussen und den I/O-Leitungen vorgesehen sind, ebenfalls angrenzend an die Speicherzellfelder in einer größeren Anzahl entsprechend der Anzahl der Speicherzellfelder vorgesehen. Andererseits ist die Anzahl von Signalleitungen, die Steuersignale an diese Pufferschaltungen und die I/O-Leitungsauswahlschaltungen liefern, vorzugsweise gering, und sie haben eine geringere Länge hinsichtlich der Signalverzögerung oder der Erleichterung der Schreibens. Die Pufferschaltungen und die I/O- Leitungsauswahlschaltungen sind an Orten vorgesehen, an denen sie leicht mit den gemeinsamen Steuersignalleitungen verbunden werden können, oder, genauer, nur an der längeren Seite eines Halbleiterchips.
Bei dieser Anordnung von Speicherzellfeldern ist die Richtung der längeren Seite des Chips die Richtung jeder Bitleitung für das Speicherzellfeld. Die an das Speicherzellfeld angrenzenden I/O-Leitungen laufen parallel zu den Wortleitungen und werden in der Richtung, in der die Pufferschaltungen und die I/O-Auswahlschaltungen angeordnet sind, oder zu einer der längeren Seiten des Halbleiterchips nach außen geführt. Die gemeinsamen Datenbusse laufen entlang einer der längeren Seiten, und die I/O-Leitungen, die herausgeführt werden, sind mit den gemeinsamen Datenbussen über die Pufferschaltung und die I/O-Auswahlschaltung verbunden.
Jeder der gemeinsamen Datenbusse ist über die Eingangs/Ausgangspufferschaltung mit dem Eingangs-/Ausgangskissen verbunden, das entlang der Peripherie des Halbleiterchips angeordnet ist. Zwei Eingangs-/Ausgangskissen sind auf einer längeren Seite des Halbleiterchips bei beispielsweise einem DRAM mit einer Struktur mit 1 M Wörtern x 4 Bit angeordnet.
Da, wie oben beschrieben, die I/O-Leitungen rechtwinklig zu einer der längeren Seiten des Halbleiterchips herausgeführt werden, muß der gemeinsame Datenbus, der mit den Eingangs- /Ausgangskissen verbunden ist, die an der Seite der anderen Längsseite angeordnet sind, entlang sowohl der längeren als auch der kürzeren Seiten des Chips ausgedehnt werden, was zu einer unbequem großen Länge führt. Die Länge eines gemeinsamen Datenbusses wird somit sehr von der Anordnung der Eingangs-/Ausgangsanschlußkissen abhängig.
Da im Stand der Technik ein gemeinsamer Datenbus abhängig von der positionellen Anordnung der Eingangs-/Ausgangskissen sehr lang werden kann, wird die Leistungsfähigkeit der Halbleiterspeichervorrichtung durch den Datenbus mit der längsten Verdrahtung beschränkt, was die Ausführung eines Hochgeschwindigkeitsbetriebs hindert.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Aufgaben der Erfindung

Eine Aufgabe der Erfindung liegt in der Schaffung einer Halbleiterspeichervorrichtung, bei der die Länge der Datenbusse nicht durch die Position von Eingangs-/Ausgangskissen bestimmt ist, um somit die Betriebsgeschwindigkeit zu erhöhen.

Zusammenfassung der Erfindung

Die erfindungsgemäße Halbleiterspeichervorrichtung ist im Anspruch 1 angegeben. Sie umfaßt Speicherzellfelder mit jeweils einer Anzahl Speicherzellen, einer Anzahl von Bitleitungen und Wortleitungen, die jeweils mit jeder Speicherzelle verbunden sind, wobei eine bestimmte Speicherzelle durch eine Kombination aus einem Reihendekoder und einem Spaltendekoder ausgewählt wird, und I/O-Leitungen, die parallel zur Richtung der Wortleitungen verlaufen und mit einer gegebenen Anzahl der mehreren Bitleitungen über eine Auswahlschaltung verbunden sind, wobei die mehreren Bitleitungen in eine erste Bitleitungsgruppe und eine zweite Bitleitungsgruppe in jeweils eine vorgegebene Zahl von Leitungen unterteilt sind, wobei die I/O-Leitungen eine erste I/O-Leitung umfassen, die mit einer gegebenen Zahl von Bitleitungen in der ersten Bitleitungsgruppe verbunden ist, und eine zweite I/O-Leitung, die mit einer gegebenen Zahl von Bitleitungen in der zweiten Bitleitungsgruppe jeweils über Auswahlschaltungen verbunden ist, und wobei sich die erste I/O-Leitung in die Richtung entgegengesetzt zur Richtung der zweiten I/O-Leitung erstreckt.
Die erste I/O-Leitung und die zweite I/O-Leitung sind jeweils mit einem ersten und einem zweiten gemeinsamen Datenbus über I/O-Leitungsauswahlschaltungen verbunden. Der erste und der zweite gemeinsame Datenbus sind mit Eingangs- /Ausgangskissen verbunden, die jeweils auf den beiden Längsseiten des Halbleiterchips angeordnet sind.

Kurze Beschreibung der Zeichnungen

Die oben genannten und weitere Aufgaben, Merkmale und Vorteile dieser Erfindung werden aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigen:
Fig. 1 eine Aufsicht zur Erläuterung des Gesamtaufbaus einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2 eine detaillierte Aufsicht eines Teils der Halbleiterspeichervorrichtung gemäß Fig. 1,
Fig. 3 ein Schaltungsdiagramm eines Teils des Schaltungsaufbaus der Halbleiterspeichervorrichtung gemäß Fig. 2,
Fig. 4 ein Schaltungsdiagramm eines Teils des Schaltungsaufbaus der Halbleiterspeichervorrichtung gemäß Fig. 2, und
Fig. 5 eine Aufsicht auf einen Teil des Aufbaus einer Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Das erste Ausführungsbeispiel einer erfindungsgemäßen Halbleiterspeichervorrichtung wird nun mit Bezug auf Fig. 1 erläutert. Ein 4 M Bit DRAM wird als Beispiel genommen. Fig. 1 ist eine Aufsicht auf einen Halbleiterchip 1 mit einem DRAM von 1 M Wort x 4 Bitaufbau auf einem 20-Pin-SOJ- Paket. Auf einem Formkissen 11 ist ein Halbleiterchip von etwa 6 x 15 mm² angeordnet, auf dem Elektrodenkissen P1, P2, P3... P20 jeweils mit externen Drähten 13 über Verbindungsdrähte 14 verbunden sind. Der Halbleiterchip 1, das Formkissen 11 und die externen Drähte sind mit Harz abgedichtet und bilden ein SOJ-Paket 12 von etwa 7 x 9 mm².
Eine einzelne Seitenreihe von 16 Speicherzellfeldern 4 mit jeweils 256 Reihen x 1024 Spalten, d.h. 256 K Bit, ist innerhalb des Halbleiterchips 1 angeordnet und bildet als Ganzes ein 4 M Bit Speicherzellfeld. Für jedes Speicherzellfeld 4 ist ein Satz aus einem Reihendekoder 2 und einem Spaltendekoder 3 vorgesehen. Die Seiten jedes Speicherzellfeldes 4, die parallel zur Richtung der Wortleitung verlaufen, sind länger als die Seiten, die parallel zur Bitleitung verlaufen. Aufgrunddessen sind die Speicherzellfelder mit ihren Seiten in Richtung der Wortleitung aneinander angeordnet.
Als ein Datenkanal zum Auslesen und Einschreiben von Daten für die Speicherzellfelder 4, die durch den Reihendekoder 2 und den Spaltendekoder 3 ausgewählt sind, sind I/O-Leitungen 10a und 10b angrenzend an das Feld 4 parallel zur Wortleitung angeordnet. Eine I/O-Leitung umfaßt eine erste I/O- Leitung 10a und eine zweite I/O-Leitung 10b, die sich in entgegengesetzte Richtungen zu den beiden gegenüberliegenden Längsseiten des Halbleiterchips erstrecken. Die I/O- Leitungen 10a und 10b sind über einen Auswahlschalter mit Bitleitungen verbunden, der durch den Spaltendekoder 3 innerhalb des Zellfeldbereichs gesteuert wird, und des weiteren mit einem der gemeinsamen Datenbusse 2a oder 2b, die jeweils entlang der Längsseiten des Chips 1 außerhalb des Zellfeldbereichs aber in der Nähe der Längsseiten angeordnet sind, über eine Pufferschaltung 5 und eine I/O-Leitungsauswahlschaltung 6. Die gemeinsamen Datenbusse 2a und 2b sind mit Eingangs-/Ausgangskissen DQ1, DQ2, DQ3 und DQ4 verbunden, die in einer Anzahl von zwei auf jeder der gegenüberliegenden Längsseiten des Chips 1 angeordnet sind, über Eingangs-/Ausgangspuffer 7-0, 7-1, 7-2 und 7-3.
Diese Ausführungsform wird detaillierter mit Bezug auf Fig. 2 erläutert. Fig. 2 ist eine teilweise vergrößerte Ansicht zur Erläuterung der Details der beiden Zellfelder, die an dem rechten und dem linken Ende der Halbleiterspeichervorrichtung, die in Fig. 1 dargestellt ist, angeordnet sind, wobei 14 Zellfelder dazwischen weggelassen wurden. Dieselben Bauteile sind mit denselben Bezugsziffern versehen.
Da die Bitleitungen, die ein Speicherzellfeld 4 bilden, in die erste und die zweite Gruppe einer gegebenen Anzahl (512 Leitungen in diesem Ausführungsbeispiel) von Bitleitungen unterteilt sind, ist das Speicherzellfeld 4 in zwei Bereiche 4a und 4b unterteilt. Die I/O-Leitungen umfassen entsprechend die ersten I/O-Leitungen 10a, die mit der ersten Bitleitungsgruppe verbunden sind, und die zweiten I/O-Leitungen 10b, die mit der zweiten Bitleitungsgruppe verbunden sind. Die ersten und die zweiten I/O-Leitungen 10a und 10b umfassen jeweils zwei Paare von I/O-Leitungen, die zwei komplementäre Signalleitungen bilden und sich in entgegengesetzte Richtungen von im wesentlichen der Mitte in Richtung auf die gegenüberliegenden Längsseiten des Halbleiterchips 1 parallel zu der Wortleitung des Zellfeldes 4 erstrecken. Diese I/O-Leitungen sind mit I/O-Leitungsauswahlschaltungen 6a bzw. 6b verbunden.
Die I/O-Leitungsauswahlschaltungen 6a, 6b verbinden, abhängig von dem Steuersignal, eines der beiden I/O-Leitungspaare an einem Ende mit einem der I/O-Leitungspaare an dem anderen Ende. Das I/O-Leitungspaar am anderen Ende ist mit der Pufferschaltung 5a oder 5b verbunden. Die Pufferschaltung 5a oder 5b verstärkt das Potential auf einem der I/O- Leitungspaare und steuert die Zuführung dieses verstärkten Potentials an einen der gemeinsamen Datenbusse 2a oder 2b (im Fall des Auslesens). Alternativ verstärkt die Pufferschaltung die Daten, die vom gemeinsamen Datenbus 2a, 2b zugeführt werden, und übermittelt dieselben an die I/O-Leitungspaare als einen Satz komplementärer Daten.
Die gemeinsamen Datenbusse 2a, 2b umfassen jeweils zwei Signalleitungen, sind entlang der beiden gegenüberliegenden Längsseiten des Halbleiterchips 1 angeordnet und sind mit einer Anzahl vorgegebener Pufferschaltungen 5 verbunden.
Im Fall einer 4-Bitausgabe, wie in diesem Ausführungsbeispiel, benötigen Dateneingabe-/-ausgabevorgänge mit externen Vorrichtungen vier Eingangs-/Ausgangskissen. Die Eingangs-/Ausgangskissen DQ0, DQ1, DQ2 und DQ3 sind auf den beiden gegenüberliegenden Längsseiten des Chips in einer Anzahl von zwei vorgesehen. Das Eingangs-/Ausgangskissen DQ0 ist mit einer der Signalleitungen des gemeinsamen Datenbusses 2b über die Eingangs-/Ausgangspufferschaltung 7-0 verbunden. Das Eingangs-/Ausgangskissen DQ1 ist mit der anderen Signalleitung des gemeinsamen Datenbusses 2b über den Eingangs-/Ausgangspuffer 7-1 verbunden. In entsprechender Weise ist das Eingangs-/Ausgangskissen DQ2 mit einer der Signalleitungen des gemeinsamen Datenbusses 2a über den Eingangs-/Ausgangspuffer 7-2 verbunden, und das Eingangs- /Ausgangskissen DQ3 ist mit der anderen Signalleitung des gemeinsamen Datenbusses 2a über den Eingangs-/Ausgangspuffer 7-3 verbunden.
Ein Steuersignalgenerator 21 ist an einer der kürzeren Seiten des Halbleiterchips 1 vorgesehen und liefert Steuersignale, wie das eine zum Steuern des Auswahlvorganges der I/O-Leitungsauswahlschaltungen 6a, 6b, die jeweils auf den beiden gegenüberliegenden Längsseiten des Chips vorgesehen sind, und das eine zum Aktivieren der Pufferschaltungen 5a und 5b.
Der oben beschriebene Aufbau reduziert deutlich die Gesamtlänge der Datenleitungen zum Lesen und Schreiben, beginnend mit den I/O-Leitungen 10a, 10b, die mit den Bitleitungen verbunden sind, zu den Eingangs-/Ausgangskissen DQ0, DQ1, DQ2 und DQ3. Mit anderen Worten ist die Datenleitung, die sich vom Speicherzellfeld 4 zu den Eingangs-/Ausgangskissen DQ2, DQ3 erstreckt, die entlang der Längsseiten des Halbleiterchips 1 angeordnet sind, ein Kanal, der sich von der ersten I/O-Leitung 10a, die mit der ersten Bitleitungsgruppe verbunden ist, zu den Eingangs-/Ausgangskissen DQ2, DQ3 über den gemeinsamen Datenbus 2a und die Puffer 7-2, 7-3 erstreckt, und die Datenleitung, die sich zu den Eingangs-/Ausgangskissen DQ0, DQ1 an der anderen Längsseite erstreckt, ist ein Kanal, der sich von der zweiten I/O-Leitung 10b, die mit der zweiten Bitleitungsgruppe verbunden ist, zu den Eingangs-/Ausgangskissen DQ0, DQ1 über den gemeinsamen Datenbus 2b und die Puffer 7-0, 7-1 erstreckt. Da das Datenleitungslayout aus diesen beiden Kanälen symmetrisch ist mit Bezug auf die Grenze zwischen den Speicherzellfeldern 4a und 4b, ist die gesamte Datenleitungslänge für eine der Eingangs-/Ausgangskissengruppen (DQ2 und DQ3), anders als beim Stand der Technik, nicht länger als die Datenleitung für die andere Gruppe (DQ0 und DQ1). Da des weiteren die Länge der I/O-Leitungen 10a, 10b der Hälfte der Länge der Seite des Speicherzellfeldes 4 in Wortleitungsrichtung entspricht und somit zur Hälfte der Länge beim Stand der Technik wird, kann ebenfalls die Länge der Datenleitung selbst reduziert werden.
Dies bedeutet eine Reduktion der Datenleitungslänge für das Lesen und das Schreiben, die sich von den I/O-Leitungen, die mit den Bitleitungen verbunden sind, zu den Eingangs/Ausgangskissen erstreckt, und somit kann die Kapazität der gesamten Datenleitung reduziert werden, und die Betriebsgeschwindigkeit der Halbleiterspeichervorrichtung kann erhöht werden.
Da im Stand der Technik alle I/O-Leitungen sich in Richtung auf eine der Längsseiten des Halbleiterchips erstreckten, benötigte ein Speicherzellfeld einen Bereich, der breit genug ist, um vier Paare von I/O-Leitungen, d.h. acht Signalleitungen, aufzunehmen. Gemäß dem Ausführungsbeispiel der Erfindung sind die erste I/O-Leitung und die zweite I/O- Leitung 10b, die jeweils vier Signalleitungen umfassen, so vorgesehen, daß sie sich in entgegengesetzte Richtungen erstrecken, so daß die Breite des Bereichs zur Aufnahme der I/O-Leitungen auf die Hälfte reduziert werden kann, was zur Integration der Halbleiterspeichervorrichtung beiträgt.
Da die I/O-Auswahlschaltungen und die Pufferschaltungen auf beiden der beiden gegenüberliegenden Längsseiten des Halbleiterchips 1 in diesem Ausführungsbeispiel angeordnet sind, wird die Anzahl von Leitungen zur Zuführung von Steuersignalen an die Schaltungen größer als im Stand der Technik. Die Leistungsfähigkeit einer Halbleiterspeichervorrichtung ist jedoch hauptsächlich durch die Zeit bestimmt, die mit dem Datenauslesen verbunden ist, und der Anstieg der Betriebsgeschwindigkeit aufgrund der reduzierten Datenleitungslänge überwiegt die angestiegene Anzahl von Leitungen für die Steuersignale.
Bezugnehmend auf die Fig. 3 und 4 wird ein Ausführungsbeispiel des Schaltungsaufbaus gemäß Fig. 2 im einzelnen erläutert. Fig. 3 ist ein Schaltungsdiagramm zur Erläuterung des spezifischen Aufbaus der Schaltung für das Speicherzellfeld 4, einen Auswahlschalter SE und I/O-Leitungen 10a und 10b. Dieselben Bauteile wie in den Fig. 1 und 2 sind mit denselben Bezugsziffern versehen.
Das Speicherzellfeld 4 ist eine Anordnung von sog. Eintransistor-Einkondensator-Zellen MSs, von denen jede einen N-Kanal-MOS-Transistor und ein Kondensatorelement aufweist. Insgesamt 1024 Bitleitungen sind in eine erste Bitleitungsgruppe B1 und eine zweite Bitleitungsgruppe B2 mit jeweils 512 Leitungen unterteilt, so daß das Speicherzellfeld 4 in zwei Bereiche 4a und 4b unterteilt ist. In jeder der Bitleitungsgruppen B1 und B2 sind Bitleitungen B11 aus jeweils einem Leitungspaar mit entsprechenden Leseverstärkern SA verbunden. Der Reihendekoder 2 (Fig. 1, 2) wählt eine der Wortleitungen WL. Der Spaltendekoder 3 liefert Auswahlsignale an die Auswahlschaltung SE, um zwei Leseverstärker SA in jeder der Bitleitungsgruppen B1 und B2 auszuwählen. Mit anderen Worten werden für jeden einen Leseverstärker SA vier Bitleitungspaare durch den Auswahlschalter SE aus einer Anzahl von Bitleitungspaaren, die mit den beiden Bitleitungen verbunden sind, ausgewählt, und zwei Paare von ihnen werden mit der I/O-Leitung 10a und die verbleibenden zwei Paare mit der I/O-Leitung 10b verbunden. Der Auswahlschalter SE umfaßt eine Anzahl von Transistoren, die über Tore Auswahlsignale von dem Spaltendekoder erhalten und deren Drain-Source-Kanal zwischen dem Eingangs-/Ausgangsanschluß des Leseverstärkers SA und den I/O-Leitungen 10a, 10b angeordnet ist. Zwei der vier Bitleitungspaare, die durch den Spaltendekoder 3 und den Auswahlschalter SE ausgewählt sind, sind mit zwei Paaren von Signalleitungen 101a, 101b und Signalleitungen 102a, 102b, die die erste I/O-Leitung 10a bilden, verbunden, während die verbleibenden zwei Paare mit der zweiten I/O-Leitung 10b verbunden sind.
Bezugnehmend auf Fig. 4 wird ein spezifischer Aufbau der Schaltung beschrieben, die die I/O-Leitungsauswahlschaltung 6a, die Pufferschaltung 5a, Eingangs-/Ausgangspuffer 7-3 an der Seite der ersten I/O-Leitung 10a umfaßt. Dieselben Bauelement, wie in Fig. 1 und 2, sind mit denselben Bezugsziffern versehen.
Die I/O-Leitungsauswahlschaltung 6a umfaßt eine I/0-Leitungsauswahlschaltung 6a-1, die während des Auslesens arbeitet, und eine I/O-Leitungsauswahlschaltung 6a-2, die während des Einschreibens arbeitet. Die I/O-Leitungsauswahlschaltung 6a-1 zum Lesen umfaßt Transistoren Q1 und Q2, die an ihren Gates ein Steuersignal SLa von dem Steuersignalgenerator 21 (Fig. 2) erhalten und deren Source-Drain- Wege zwischen Signalleitungen 101a und 103a und zwischen Signalleitungen 101b und 103b vorgesehen sind, und Transistoren Q3 und Q4, die an ihren Gates ein Steuersignal SLb vom Generator 21 erhalten und deren Source-Drain-Wege zwischen Signalleitungen 102a und 103a und zwischen Signalleitungen 102b und 103b angeordnet sind, um eines der beiden Paare der Signalleitungen 101a, 101b und 102a, 102b der ersten I/O-Leitung 10a gemäß den Steuersignalen SLa und SLb auszuwählen und das gewählte mit dem Signalleitungspaar 103a, 103b zu verbinden. Sie umfaßt ferner Pull-up-Transistoren Q61, Q62, Q63 und Q64 für jede der Signalleitungen 101a, 101b, 102a und 102b.
Die I/O-Leitungsauswahlschaltung 6a-2 zum Schreiben umfaßt Transistoren Q65 und Q66, die ein Steuersignal SLC vom Steuersignalgenerator 21 (Fig. 2) an ihren Gates erhalten und deren Source-Drain-Wege zwischen Signalleitungen 101a und 104a und zwischen Signalleitungen 101b und 104b angeordnet sind, und Transistoren Q67 und Q68, die ein Steuersignal SLd von dem Generator an ihren Gates erhalten und deren Source-Drain-Wege zwischen Signalleitungen 102a und 104a und zwischen Signalleitungen 102b und 104b angeordnet sind, um eines der beiden Paare von Signalleitungen 101a, 101b und 102a, 102b der ersten I/O-Leitung 101 auszuwählen und das ausgewählte mit dem Paar der Signalleitungen 104a und 104b zu verbinden. Die Pufferschaltung 5a umfaßt eine Pufferschaltung 5a-1, die zum Auslesen arbeitet, und eine Pufferschaltung 5a-2, die zum Einschreiben arbeitet. Die Pufferschaltung 5a-1 umfaßt zwei Differenzschaltungen 51 und 52 des gleichen Aufbaus und drei Inverter 53, 54 und 55. Die erste Differenzschaltung 51 umfaßt Transistoren Q7 und Q8, die ein Paar Signalleitungen 103a, 103b mit jeweils den Gates verbinden und ein Differenzpaar erzeugen, und sie wird durch eine Stromspiegelschaltung belastet, die Transistoren Q5 und Q6 aufweist, und durch ein Aktivierungssignal AC aktiviert, das vom Generator 21 geliefert wird. Die zweite Differenzschaltung 52 ist für eine weitere Stufe mit der ersten Differenzschaltung 51 verbunden, und die zweite Differenzschaltung 52 ist mit einem ihrer Eingänge/Ausgänge mit dem Eingang eines Übertragungstores TG über die drei Inverterschaltungen für die Ausgabe 53, 54 und 55 verbunden. Das Ubertragungstor TG1 bestimmt durch Steuerung, ob der Eingang/Ausgang mit dem gemeinsamen Datenbus 2a verbunden wird oder nicht, in Übereinstimmung mit dem Steuersignal SLc.
Die Pufferschaltung 51-2 zum Einschreiben umfaßt andererseits ein NAND-Tor 56 und drei Inverter 57, 58 und 59. Das NAND-Tor 56 vereinfacht und invertiert die Einschreibdaten, die dem gemeinsamen Datenbus 2a zugeführt werden, entsprechend einem Steuersignal SLf, das vom Generator 21 zugeführt wird. Einer der Ausgänge des NAND-tores 56 wird an die Signalleitung 104b über die Inverter 57, 58 gegeben, während die andere Ausgabe an die Signalleitung 105a über den Inverter 59 gegeben wird. Dies bringt die Pegel der Signalleitungen 104a und 104b komplementär zueinander.
Der gemeinsame Datenbus 2a ist mit dem Eingangs-/Ausgangskissen DQ3 über einen Ausgangspuffer 71 und einen Eingangspuffer 72 innerhalb der Pufferschaltung 7-3 verbunden. In dem Ausgangspuffer 71 wird das Ausgangsdatensignal weiter durch die Inverter 71 und 72 verstärkt und durch ein NAND- Tor 74 in zwei komplementäre Signale gewandelt, das als Eingaben das verstärkte Signal und ein Steuersignal ∅1 erhält, das vom Steuersignalgenerator 21 geliefert wird, und durch das NAND-Tor 75, das als Eingänge das verstärkte Signal und das invertierte des Steuersignals ∅1 erhält. Diese komplementären Signale werden dem Gate eines P-Kanal- Transistors Q10 zugeführt, dessen Source-Drain-Weg die CMOS-Schaltung an der Endausgabestufe bildet und zwischen die Spannungsquelle und einem Ausgang geschaltet ist, und an dem Gate eines N-Kanal-Transistors Q11, dessen Source- Drain-Weg zwischen einen Ausgang und Massepotential geschaltet ist und dessen Ausgangssignal an ein I/O-Kissen DQ3 geliefert wird. Der Ausgang des Ausgangspuffers 71 wird durch das Steuersignal ∅1 auf hoher Impedanz gehalten und von dem Eingangs-/Ausgangskissen DQ3 getrennt, mit Ausnahme des Auslesens von Daten.
Am Eingangspuffer 72 werden die Einschreibdaten, die von dem Eingangs-/Ausgangskissen DQ3 geliefert werden, durch die Inverter 76 und 77 weiter verstärkt. Das Übertragungstor TG2 steuert, ob das verstärkte Signal mit einer Halteschaltung aus Invertern 79 und 80 verbunden werden soll oder nicht, in Übereinstimmung mit dem Steuersignal ∅2. Wenn das Übertragungstor TG2 durch das Steuersignal ∅2 ausgeschaltet wird, wird das ebenfalls durch das Signal ∅2 gesteuerte Übertragungstor TG3 aktiv, und die Einschreibdaten werden durch die Halteschaltung gehalten. Die gehaltenen Daten werden des weiteren durch ein NAND-Tor 81 und einen Inverter 82 verstärkt, dessen Ausgaben durch ein Steuersignal ∅3 gesteuert werden. Das NAND-Tor 84, das als Eingaben das verstärkte Signal und ein Steuersignal ∅4 erhält, und das NAND-Tor 85, das als Eingaben das verstärkte Signal und das Inverse des Steuersignals ∅4 erhält, erzeugen zwei komplementäre Signale daraus. Die komplmentären Signale werden dem Gate eines P-Kanal-Transistors Q12 zugeführt, dessen Source-Drain-Kanal CMOS bildet und zwischen die Spannungsquelle und einen Ausgang geschaltet ist, und an das Tor eines N-Kanal-Transistors Q13, dessen Source-Drain-Kanal zwischen einen Ausgang und Massepotential geschaltet ist, und ihre Ausgangssignale werden dem gemeinsamen Datenbus 2a zugeführt. Der Ausgang des Ausgangspuffers 72 wird durch das Steuersignal ∅4 in einem hochimpedanten Zustand gehalten und vom gemeinsamen Datenbus 2a, außer während des Auslesens von Daten, getrennt.
Weitere Pufferschaltungen 7-0, 7-1 und 7-2 haben den gleichen Aufbau für die Pufferschaltung 7-3, und sie sind jeweils mit den Eingangs-/Ausgangskissen DQ0, DQ1, DQ2 und DQ3 verbunden, deren jeweilige Eingänge/Ausgänge an der Seite der gegenüberliegenden Längsseiten des Halbleiterchips in einer Einheit von zwei vorgesehen sind.
Bezugnehmend auf Fig. 5 wird das zweite Ausführungsbeispiel der Erfindung nun beschrieben. Das zweite Ausführungsbeispiel unterscheidet sich vom ersten Ausführungsbeispiel, das in Fig. 2 dargestellt ist, dadurch, daß die gemeinsamen Datenbusse in vier Sätze 30, 31, 32 und 33 unterteilt sind, wobei jeder Satz zwei komplementäre Signalleitungspaare bzw. vier Signalleitungen aufweist, daß die Ausgangssignale von den Pufferschaltungen 35a und 35b, die Signale an jeweilige gemeinsame Datenbusse liefern, komplementär zueinander sind bzw. zwei Ausgänge, und daß jeder der gemeinsamen Datenbusse 30, 31, 32 und 33 mit einer Auswahlschaltung 9 für den gemeinsamen Datenbus versehen ist. Die Datenbusauswahlschaltung 9 wählt eines der beiden gemeinsamen Datenbuspaare, das damit verbunden ist, verstärkt eines der Signale auf dem ausgewählten Datenbus und überträgt dasselbe an die Pufferschaltung 7.
Alternativ verstärkt die Schaltung 9 die Einschreibdaten von der Pufferschaltung 7 zur Erzeugung von komplementären Daten und übermittelt dieselben an das ausgewählte gemeinsame Datenbuspaar. Andere Merkmale des Aufbaus sind identisch zum Ausführungsbeispiei der Fig. 1 bis 4.
Die Pufferschaltungen 35a und 35b können als bekannte Zweiwegpuffer aufgebaut sein. Die Datenbusauswahlschaltung 9 kann entsprechend der I/O-Leitungsauswahlschaltung 6a-1 und der Pufferschaltung 5a-1, die in Fig. 4 dargestellt ist, aufgebaut sein, so daß sie in der Lage ist, eines der beiden Signalleitungspaare auszuwählen und es zu verstärken.
Erfindungsgemäß können Speicherzellfelder, die den jeweiligen Eingangs-/Ausgangskissen DQ0, DQL, DQ2 und DQ3 zugehörig sind, unterschiedlich blockiert werden, so daß das Rauschen von angrenzenden Feldern während des Auslesens leicht gehandhabt werden kann.
Die vorliegende Erfindung wurde mit Bezug auf ein DRAM beschrieben, sie ist jedoch anwendbar für eine I/O-Schaltung eines SRAM (statisches RAM) und Ausleseschaltungen eines PROM (programmierbarer Nurlesespeicher), EPROM (löschbares PROM> und EEPROM (elektrisch löschbares PROM).
Obwohl die Erfindung mit Bezug auf spezielle Ausführungsbeispiele erläutert wurde, ist diese Beschreibung nicht in einem beschränkenden Sinn zu verstehen. Verschiedene Modifikationen der beschriebenen Ausführungsbeispiele sind dem Fachmann mit Bezug auf die Beschreibung der Erfindung geläufig. Es ist somit beabsichtigt, daß die beigefügten Ansprüche alle Modifikationen oder Ausführungsbeispiele umfassen, die in den wahren Bereich der Erfindung fallen.

Claims

1. Halbleiterspeichervorrichtung mit Speicherzeilfeldern (4) mit einer Anzahl von Speicherzellen (MS), einer Anzahl von Bitleitungen (EL) und einer Anzahl von Wortleitungen (WL), die jeweils damit verbunden sind, und I/O-Leitungen (10), die sich in Richtung der Wortleitungen erstrecken und mit einer gegebenen Anzahl von Bitleitungen der Anzahl von Bitleitungen über eine Auswahlschaltung (SE) verbunden sind, dadurch gekennzeichnet, daß die Anzahl der Bitleitungen (EL) in eine erste (B1) und eine zweite (B2) Bitleitungsgruppe mit einer gegebenen Zahl von Leitungen unterteilt sind, wobei die I/O-Leitungen (10) eine erste I/O-Leitung (10a) aufweisen, die mit einer gegebenen Zahl von Leitungen in der ersten Bitleitungsgruppe (B1) über die Auswahlschaltung (SE) verbunden ist, und eine zweite I/O-Leitung (10b), die mit einer gegebenen Zahl von Leitungen in der zweiten Bitleitungsgruppe (B2) über die Auswahlschaltung (SE) verbunden ist, und wobei die ersten und die zweiten I/O-Leitungen (10a, 10b) sich in entgegengesetzte Richtungen erstrecken.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei jede der ersten I/O-Leitungen (10a) und der zweiten I/O- Leitungen (10b) zwei Signalleitungspaare aufweist, wobei jedes Paar aus zwei Leitungen besteht.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste I/O-Leitung (10a) und die zweite I/O-Leitung (10b) jeweils mit einem ersten gemeinsamen Datenbus (2a) bzw. einem zweiten gemeinsamen Datenbus (2b) über jeweilige I/O- Leitungsauswahlschaltungen (6a, 6b) verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der erste gemeinsame Datenbus (2a) und der zweite gemeinsame Datenbus (2b) mit jeweiligen Eingangs/Ausgangs-Kissen (DQ0, DQ1,...) verbunden sind, die an der Seite zweier gegenüberliegender Längsseiten des Halbleiterchips vorgesehen sind.

5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die Eingangs/Ausgangs-Kissen (DQ0, DQ1,...) jeweils an den zwei gegenüberliegenden Längsseiten des Halbleiterchips in gleicher Anzahl vorgesehen sind.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste Bitleitungsgruppe (B1) und die zweite Bitleitungsgruppe (B2) Bitleitungen mit gleicher Anzahl sind.

7. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, wobei der erste gemeinsame Datenbus (2a) und der zweite gemeinsame Datenbus (2b) Signalleitungen in einer Anzahl aufweisen, die gleich der Anzahl der Eingangs/Ausgangs-Kissen sind, die an jeder einen Seite der beiden gegenüberliegenden Längsseiten angeordnet sind.

8. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, wobei der erste gemeinsame Datenbus und der zweite gemeinsame Datenbus (2a, 2b) in einer Anzahl vorliegen, die gleich der Anzahl der Eingangs/Ausgangs-Kissen ist, die an jeder einen der zwei gegenüberliegenden Längsseiten angeordnet sind, und der Anzahl der Signalleitungspaare ist.

9. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Anzahl von Speicherzellfeldern mit aneinander grenzenden Seiten in Wortleitungsrichtung angeordnet sind, und daß die erste I/O-Leitung (10a) und die zweite I/O-Leitung (10b), die mit den jeweiligen Speicherzellfeldern verbunden sind, mit dem ersten gemeinsamen Datenbus (2a) und dem zweiten gemeinsamen Datenbus (2b) über jeweilige I/O-Leitungsauswahischaltungen (6) verbunden sind.

10. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Anzahl Speicherzellfelder (4) mit ihren Seiten in Wortleitungsrichtung aneinander grenzend angeordnet sind, wobei die ersten I/O-Leitungen (10a), die mit einer gegebenen Anzahl von Speicherzeilfeldern verbunden sind, mit dem ersten gemeinsamen Datenbus (33) über eine erste I/O-Leitungsauswahlschaltung (35a) verbunden sind, wobei die ersten I/O- Leitungen (10a), die mit den verbleibenden Speicherzellfeldem verbunden sind, mit einem zweiten gemeinsamen Datenbus (32) über die erste I/O-Leitungsauswahlschaltung (35a) verbunden sind, wobei die zweiten I/O-Leitungen (lOb), die mit einer gegebenen Anzahl von Speicherzelifeldern verbunden sind, mit einem dritten gemeinsamen Datenbus (31) über eine zweite I/O-Leitungsauswahlschaltung (35b) verbunden sind, und wobei die zweiten I/O-Leitungen (10b), die mit den verbleibenden Speicherzellfeldern verbunden sind, mit einem vierten gemeinsamen Datenbus (30) über die zweite I/O-Leitungsauswahlschaltung (35b) verbunden sind.