KR100481174B1 - 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치 - Google Patents

메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체 메모리 장치를 공개한다. 이 장치는 메모리 코어, 및 상기 메모리 코어의 상하에 분리되어 배치되는 데이터 입력회로 및 데이터 출력회로를 구비하고, 데이터 입출력 라인은 상기 데이터 입력회로와 상기 데이터 출력회로를 상기 메모리 코어를 거쳐 연결하도록 배치되고, 로우 및 칼럼 제어신호 라인은 상기 메모리 코어의 외부에서는 상기 데이터 입력회로의 일측단에서 출발하여 상기 메모리 코어의 일변을 따라 상기 데이터 입출력 라인과 동일한 방향으로 배치되고, 상기 메모리 코어의 내부에서는 상기 일측단에서 출발하여 상기 데이터 입출력 라인과 직교하는 방향으로 배치되는 것을 특징으로 한다. 따라서, 메모리 코어로부터 데이터를 입력 또는 출력할 때, 메모리 코어의 전 영역에서 동일한 스큐가 존재하므로, 메모리 코어로부터 데이터를 입력하거나 출력할 때 신호들 간에 마진을 거의 두지 않아도 된다. 또한, 본 발명에 따른 반도체 메모리 장치에 의하면, 더 빠른 동작속도를 가지는 메모리 코어의 설계가 가능하다.

Description

메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME SKEW IN WHOLE MEMORY CORE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 사용하는 시스템의 동작속도가 빨라짐에 따라 반도체 메모리 장치의 동작속도도 빨라져야 한다. 반도체 메모리 장치의 동작속도가 빨라질수록 신호들 간의 마진(margin)은 점점 더 줄어든다.
도 1은 종래의 반도체 메모리 장치의 코어 부분을 개략적으로 나타낸 도면으로서, 메모리 코어(10)를 중심으로 메모리 코어(10)의 아래 부분에 인접해서 데이터 입출력 회로(20)가 위치하도록 설계되어 있다. 설명의 편의를 위해 메모리 코어(10)는 왼쪽 맨 위 코너에 위치한 구역(A), 오른쪽 맨 위 코너에 위치한 구역(B), 왼쪽 맨 아래 코너에 위치한 구역(C), 오른쪽 맨 아래 코너에 위치한 구역(D)으로 구분하였다. 그리고, A 구역에서 B 구역 또는 B 구역에서 A 구역까지 신호가 진행하는 데 걸리는 시간을 tAB, B 구역에서 D 구역 또는 D 구역에서 B 구역까지 신호가 진행하는 데 걸리는 시간을 tBD로 나타내었으며 도 1에 도시되어 있다. 로우 제어신호(Sro)는 데이터 입출력 회로(20)의 오른쪽 부근에서 출발하여 메모리 코어(10)의 오른쪽 변을 따라 위로 올라가고, 메모리 코어(10) 내에서는 오른쪽에서 왼쪽으로 진행하도록 설계되어 있다. 칼럼 제어신호는 데이터 입출력 회로(20)의 중앙 포인트(PC)에서 출발하여 중앙 포인트(PC)보다 왼쪽에 있는 메모리 셀에 대해서는 왼쪽으로 진행하고 중앙 포인트(PC)보다 오른쪽에 있는 메모리 셀에 대해서는 오른쪽으로 진행하고 메모리 코어(10) 내에서는 아래에서 위쪽으로 진행하도록 설계되어 있다.
A, B, C, D 구역의 메모리 코어에 대해, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)을 대략적으로 계산해 보면 다음과 같다.
A 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호가 A 구역에 도달하는 데 걸리는 시간(tBD + tAB)과 칼럼 제어신호가 A 구역에 도달하는 데 걸리는 시간(tAB/2 + tBD)과 A 구역에서의 메모리 코어의 동작시간(tRA)과 입출력 라인(IO)에서 데이터 입출력 회로(20)까지 도달하는 데 걸리는 시간(tBD)을 합한 값이 되므로, Tdout = (3/2)tAB + 3tBD + tRA 이 된다.
B 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호가 B 구역에 도달하는 데 걸리는 시간(tBD)과 칼럼 제어신호가 B 구역에 도달하는 데 걸리는 시간(tAB/2 + tBD)과 B 구역에서의 메모리 코어의 동작시간(tRB)과 입출력 라인(IO)에서 데이터 입출력 회로(20)까지 도달하는 데 걸리는 시간(tBD)을 합한 값이 되므로, Tdout = (1/2)tAB + 3tBD + tRB 이 된다.
C 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호가 C 구역에 도달하는 데 걸리는 시간(tAB)과 칼럼 제어신호가 B 구역에 도달하는 데 걸리는 시간(tAB/2)과 C 구역에서의 메모리 코어의 동작시간(tRC)과 입출력 라인(IO)에서 데이터 입출력 회로(20)까지 도달하는 데 걸리는 시간(0)을 합한 값이 되므로, Tdout = (3/2)tAB + tRC 이 된다.
D 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호가 D 구역에 도달하는 데 걸리는 시간(0)과 칼럼 제어신호가 D 구역에 도달하는 데 걸리는 시간(tAB/2)과 D 구역에서의 메모리 코어의 동작시간(tRD)과 입출력 라인(IO)에서 데이터 입출력 회로(20)까지 도달하는 데 걸리는 시간(0)을 합한 값이 되므로, Tdout = (1/2)tAB + tRD 이 된다.
로우 제어신호(Sro)가 도달하는 데 걸리는 시간은 D 구역에서는 0 이고, A 구역에서는 tAB + tBD 이므로 양 구역 간에 tAB + tBD 라는 신호의 스큐가 생긴다. 로우 제어신호의 도달이 가장 늦게 일어나는 A 구역에서의 로우 제어가 끝난 후에 칼럼 제어를 시작해야 한다. 따라서, D 구역에서 보면, A 구역에서의 시간지연(tAB + tBD)만큼 시간손실을 보는 셈이 된다. 칼럼 제어신호(Sco)가 도달하는 데 걸리는 시간은 D 구역에서는 (1/2)tAB 이고, A 구역에서는 (1/2)tAB + tBD 이므로 양 구역 간에 tBD 라는 신호의 스큐가 생긴다. 입출력 라인(IO)에 도달하는 시간도 A 구역과 D 구역간에 tBD의 차이가 생긴다.
A, B, C, D 구역에서 메모리 코어의 동작시간이 동일하다면, tRA = tRB = tRC = tRD 가 되므로, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 A 구역과 D 구역간에 tAB + 3tBD 의 차이가 생긴다. 이와 같이, 종래의 레이아웃 구조를 가지는 반도체 메모리 장치에서는 최상의 코너(best corner)와 최악의 코너(worst corner) 사이에 tAB + 3tBD 만큼의 신호의 스큐가 발생한다.
상술한 바와 같이, 종래의 반도체 메모리 장치에서는 신호들 간에 상당한 스큐가 존재하였으므로 신호들 간의 마진을 줄이는 데 한계가 있었다. 따라서, 종래의 반도체 메모리 장치를 사용하면 메모리 코어의 동작속도를 더 이상 증가시키는 데 어려움이 있었다.
본 발명의 목적은 메모리 코어의 전 영역에서 동일한 스큐를 가지도록 하여 반도체 메모리 장치에서 사용되는 각 신호들의 마진이 적은 경우에도 메모리 장치가 정상적으로 동작할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 코어, 및 상기 메모리 코어의 상하에 분리되어 배치되는 데이터 입력회로 및 데이터 출력회로를 구비하고, 데이터 입출력 라인은 상기 데이터 입력회로와 상기 데이터 출력회로를 상기 메모리 코어를 거쳐 연결하도록 배치되고, 로우 및 칼럼 제어신호 라인은 상기 메모리 코어의 외부에서는 상기 데이터 입력회로의 일측단에서 출발하여 상기 메모리 코어의 일변을 따라 상기 데이터 입출력 라인과 동일한 방향으로 배치되고, 상기 메모리 코어의 내부에서는 상기 일측단에서 출발하여 상기 데이터 입출력 라인과 직교하는 방향으로 배치되는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 데이터의 입출력시 데이터의 입출력 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 데이터 페치 제어신호 및 데이터 스토어(store) 제어신호의 진행 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 메모리 코어, 데이터 입력회로, 데이터 출력회로, 복수의 데이터 입출력 라인, 복수의 로우 제어신호 라인 , 및 복수의 칼럼 제어신호 라인을 가지는 반도체 메모리 장치에 있어서, 상기 데이터 입력회로와 상기 데이터 출력회로는 상기 메모리 코어를 사이에 두고 각각 위와 아래에 분리되어 위치하고, 상기 복수의 데이터 입출력 라인은 상기 데이터 입력회로에서 상기 메모리 코어를 거쳐 상기 데이터 출력회로로 뻗어 있고, 상기 복수의 로우 제어신호 라인과 상기 복수의 칼럼 제어신호 라인은 서로 상기 데이터 입력회로의 일측단에서 출발하여 상기 데이터 입력회로의 일측단과 연장선상에 있는 상기 메모리 코어의 일변을 따라 평행하게 내려오고 상기 메모리 코어 내에서는 상기 메모리 코어의 상기 일측단에서 출발하여 상기 메모리 코어의 타측단으로 향하도록 설계된 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 레이아웃 구조에 대해 설명한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 코어 부분을 개략적으로 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 데이터 입력회로(40)와 데이터 출력회로(50)가 메모리 코어(30)를 사이에 두고 서로 분리되어 있다. 설명의 편의를 위해 메모리 코어(30)는 왼쪽 맨 위 코너에 위치한 구역(A), 오른쪽 맨 위 코너에 위치한 구역(B), 왼쪽 맨 아래 코너에 위치한 구역(C), 오른쪽 맨 아래 코너에 위치한 구역(D)으로 구분하였다. 그리고, A 구역에서 B 구역 또는 B 구역에서 A 구역까지 신호가 진행하는 데 걸리는 시간을 tAB, B 구역에서 D 구역 또는 D 구역에서 B 구역까지 신호가 진행하는 데 걸리는 시간을 tBD로 나타내었으며 도 2에 도시되어 있다. 로우 제어신호(Sro)와 칼럼 제어신호(Sco)는 데이터 입력 회로(40)의 오른쪽 부근에서 출발하여 메모리 코어(30)의 오른쪽 변을 따라 서로 나란히 내려오고, 메모리 코어(30) 내에서는 오른쪽에서 왼쪽으로 진행하도록 설계되어 있다. 그리고, 본 발명의 반도체 메모리 장치에서는 종래의 반도체 메모리 장치에서와는 달리, 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 동시에 메모리 코어(30) 내로 들어온다.
A, B, C, D 구역의 메모리 코어에 대해, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)을 대략적으로 계산해 보면 다음과 같다.
A 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 A 구역에 도달하는 데 걸리는 시간(tAB)과 A 구역에서의 메모리 코어의 동작시간(tRA)과 입출력 라인(IO)에서 데이터 출력 회로(50)까지 도달하는 데 걸리는 시간(tBD)을 합한 값이 되므로, Tdout = tAB + tBD + tRA 이 된다.
B 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 B 구역에 도달하는 데 걸리는 시간(0)과 B 구역에서의 메모리 코어의 동작시간(tRB)과 입출력 라인(IO)에서 데이터 출력 회로(50)까지 도달하는 데 걸리는 시간(tBD)을 합한 값이 되므로, Tdout = tBD + tRB 이 된다.
C 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 C 구역에 도달하는 데 걸리는 시간(tBD + tAB)과 C 구역에서의 메모리 코어의 동작시간(tRC)과 입출력 라인(IO)에서 데이터 출력 회로(50)까지 도달하는 데 걸리는 시간(0)을 합한 값이 되므로, Tdout = tAB + tBD + tRC 이 된다.
D 구역의 경우, 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 D 구역에 도달하는 데 걸리는 시간(tBD)과 D 구역에서의 메모리 코어의 동작시간(tRD)과 입출력 라인(IO)에서 데이터 출력 회로(50)까지 도달하는 데 걸리는 시간(0)을 합한 값이 되므로, Tdout = tBD + tRD 이 된다.
A, B, C, D 구역에서 메모리 코어의 동작시간이 동일하다면, tRA = tRB = tRC = tRD = core 로 나타낼 수 있다. 데이터를 출력하는 데 걸리는 전체의 시간(Tdout)은 A 구역과 C 구역에서는 동일하게 Tdout = tAB + tBD + core가 되고 B 구역과 D 구역에서는 동일하게 Tdout = tBD + core가 된다. 따라서, A 구역과 B 구역 간 또는 C 구역과 D 구역 간에 tAB 만큼의 스큐(skew)가 발생한다. 그런데, 데이터 페치 동작의 시점을 로우 제어신호 및 칼럼 제어신호가 메모리 코어(30) 내에 유입되는 시점과 같게 하면, 데이터 페치(fetch) 동작에 있어서도 A 구역(또는 C 구역)과 B 구역(또는 D 구역) 간에 tAB 만큼의 스큐(skew)가 발생한다. 결국, 메모리 코어(30)내의 모든 구역에서 출력되는 출력 데이터들은 서로 동일한 시간지연(delay)을 가지므로 구역 간에는 스큐가 발생하지 않게 된다.
A, B, C, D 구역의 메모리 코어에 대해, 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)을 대략적으로 계산해 보면 다음과 같다. 데이터를 입력할 때는 데이터가 로우 및 칼럼 제어신호와 동시에 입력되므로, 데이터를 입력하는 데 걸리는 시간을 계산할 때는 데이터를 출력할 때와는 달리 입출력 라인(IO)에서 소요되는 시간은 고려할 필요가 없다.
A 구역의 경우, 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 A 구역에 도달하는 데 걸리는 시간(tAB)과 A 구역에서의 메모리 코어의 동작시간(tRA)을 합한 값이 되므로, Tdin = tAB + tRA 이 된다.
B 구역의 경우, 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 B 구역에 도달하는 데 걸리는 시간(0)과 B 구역에서의 메모리 코어의 동작시간(tRB)을 합한 값이 되므로, Tdin = tRB 이 된다.
C 구역의 경우, 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 C 구역에 도달하는 데 걸리는 시간(tBD + tAB)과 C 구역에서의 메모리 코어의 동작시간(tRC)을 합한 값이 되므로, Tdin = tAB + tBD + tRC 이 된다.
D 구역의 경우, 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)은 로우 제어신호(Sro)와 칼럼 제어신호(Sco)가 D 구역에 도달하는 데 걸리는 시간(tBD)과 D 구역에서의 메모리 코어의 동작시간(tRD)을 합한 값이 되므로, Tdin = tBD + tRD 이 된다.
A, B, C, D 구역에서 메모리 코어의 동작시간이 동일하다면, tRA = tRB = tRC = tRD = core 로 나타낼 수 있다. 데이터를 입력하는 데 걸리는 전체의 시간(Tdin)은 A 구역에서는 Tdin = tAB + core 이고, B 구역에서는 Tdin = core 이고, C 구역에서는 Tdin = tAB + tBD + core 이 되고, D 구역에서는 Tdin = tBD + core 이 된다.
A 구역과 B 구역 간에는 tAB 만큼의 시간지연이 발생하지만, 데이터 저장(store) 동작에 소요되는 지연시간과 로우 및 칼럼 제어신호(Sro 및 Sco)의 지연시간이 같기 때문에, A 구역과 B 구역 간에 스큐는 존재하지 않는다. 마찬가지로, C 구역과 D 구역 간에도 스큐는 존재하지 않는다.
A 구역과 C 구역 간 또는 B 구역과 D 구역 간에 tBD 만큼의 시간지연이 존재하지만, 로우 및 칼럼 제어신호(Sro 및 Sco)가 이들 구역에 도달하는 데 소요되는 시간과 데이터 입출력 라인(IO)에서 소요되는 시간이 동일하기 때문에 전체적으로 보았을 때 스큐는 존재하지 않는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에 의하면, 메모리 코어로부터 데이터를 입력 또는 출력할 때, 메모리 코어의 전 영역에서 동일한 스큐가 존재하므로, 메모리 코어로부터 데이터를 입력하거나 출력할 때 신호들 간에 마진을 거의 두지 않아도 된다. 또한, 본 발명에 따른 반도체 메모리 장치에 의하면, 더 빠른 동작속도를 가지는 메모리 코어의 설계가 가능하다.
도 1은 종래의 반도체 메모리 장치의 코어 부분을 개략적으로 나타낸 도면이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 코어 부분을 개략적으로 나타낸 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10, 30 : 메모리 코어 20 : 데이터 입출력회로
40 : 데이터 입력회로 50 : 데이터 출력회로

Claims (6)

  1. 메모리 코어; 및
    상기 메모리 코어의 상하에 분리되어 배치되는 데이터 입력회로 및 데이터 출력회로를 구비하고,
    데이터 입출력 라인은 상기 데이터 입력회로와 상기 데이터 출력회로를 상기 메모리 코어를 거쳐 연결하도록 배치되고,
    로우 및 칼럼 제어신호 라인은 상기 메모리 코어의 외부에서는 상기 데이터 입력회로의 일측단에서 출발하여 상기 메모리 코어의 일변을 따라 상기 데이터 입출력 라인과 동일한 방향으로 배치되고, 상기 메모리 코어의 내부에서는 상기 일측단에서 출발하여 상기 데이터 입출력 라인과 직교하는 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    데이터의 입력시 데이터의 입력 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    데이터의 출력시 데이터의 출력 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    데이터 페치 제어신호의 진행 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    데이터 스토어(store) 제어신호의 진행 방향이 로우 및 칼럼 제어신호의 진행 방향과 동일한 것을 특징으로 하는 반도체 메모리 장치.
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