JP2967664B2 - 半導体記憶回路生成方法 - Google Patents
半導体記憶回路生成方法Info
- Publication number
- JP2967664B2 JP2967664B2 JP4325128A JP32512892A JP2967664B2 JP 2967664 B2 JP2967664 B2 JP 2967664B2 JP 4325128 A JP4325128 A JP 4325128A JP 32512892 A JP32512892 A JP 32512892A JP 2967664 B2 JP2967664 B2 JP 2967664B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory cell
- cell array
- unit
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶回路生成方法
に関し、特にメモリセルアレイ部のワード数,ビット数
構成に従って各種の単位回路を配置配列し電源線,信号
線を配置配線して所定の回路を構成する半導体記憶回路
生成方法に関する。
に関し、特にメモリセルアレイ部のワード数,ビット数
構成に従って各種の単位回路を配置配列し電源線,信号
線を配置配線して所定の回路を構成する半導体記憶回路
生成方法に関する。
【0002】
【従来の技術】従来のこの種の半導体記憶回路生成方法
について図面を参照しながら説明する。図4及び図5
(A),(B)はそれぞれ従来の半導体記憶回路生成方
法を説明するための生成対象の半導体記憶回路及び使用
される半導体記憶回路生成装置のブロック図とその動作
フローチャートである。
について図面を参照しながら説明する。図4及び図5
(A),(B)はそれぞれ従来の半導体記憶回路生成方
法を説明するための生成対象の半導体記憶回路及び使用
される半導体記憶回路生成装置のブロック図とその動作
フローチャートである。
【0003】メモリセルアレイ部1bは通常、メモリセ
ル4個で1つのメモリ単位回路11を作り、これらをデ
ータ入力部10から入力されたワード数,ビット数に応
じて配置・配線処理部20で複数個、マトリクス状に配
置配列する。また、メモリセルアレイ部1bの左側に
は、ワード数に応じてワードドライバ単位回路21を配
列してワードドライバ回路部2を配置し、メモリセルア
レイ部1bの下側には、ビット数に応じてセンス増幅単
位回路31を配列してセンス増幅回路部3bを配置す
る。メモリセルアレイ部1bとワードドライバ回路部2
及びセンス増幅回路部3b間には、それぞれワード線,
ビット線の2種類の信号線4を配置配線する。また、ワ
ードドライバ回路部2及びセンス増幅回路部3bには2
本1組の電源線5e,5fが配置配線される。これら2
本の電源線5e,5fは、ワードドライバ回路部2及び
センス増幅回路部3bの中心線を対象軸として左右,上
下にそれぞれ対称に配置配線される。
ル4個で1つのメモリ単位回路11を作り、これらをデ
ータ入力部10から入力されたワード数,ビット数に応
じて配置・配線処理部20で複数個、マトリクス状に配
置配列する。また、メモリセルアレイ部1bの左側に
は、ワード数に応じてワードドライバ単位回路21を配
列してワードドライバ回路部2を配置し、メモリセルア
レイ部1bの下側には、ビット数に応じてセンス増幅単
位回路31を配列してセンス増幅回路部3bを配置す
る。メモリセルアレイ部1bとワードドライバ回路部2
及びセンス増幅回路部3b間には、それぞれワード線,
ビット線の2種類の信号線4を配置配線する。また、ワ
ードドライバ回路部2及びセンス増幅回路部3bには2
本1組の電源線5e,5fが配置配線される。これら2
本の電源線5e,5fは、ワードドライバ回路部2及び
センス増幅回路部3bの中心線を対象軸として左右,上
下にそれぞれ対称に配置配線される。
【0004】これらの電源線5e,5f,信号線4の物
理的な太さや配線経路は、ワード数,ビット数構成に依
存する。ワード数,ビット数が増加すると、それに比例
して電源線,信号線の線幅が太くなる。
理的な太さや配線経路は、ワード数,ビット数構成に依
存する。ワード数,ビット数が増加すると、それに比例
して電源線,信号線の線幅が太くなる。
【0005】次にこの半導体記憶回路生成方法について
具体的に説明する。ここで、横方向をx軸、縦方向をy
軸にとることにする。
具体的に説明する。ここで、横方向をx軸、縦方向をy
軸にとることにする。
【0006】まず、メモリ単位回路11を繰り返し処理
により、メモリセルアレイ部1bの左下端を原点とし
て、順次配置配列する。以後、このメモリセルアレイ部
1bを基準にして、ワードドライバ単位回路21を、そ
の下端のy座標をメモリセルアレイ部1bの原点y座標
に揃えて配置配列する。同様に、センス増幅単位回路3
1を、その左端のx座標をメモリセルアレイ部1bの原
点x座標に揃えて配置配列する。
により、メモリセルアレイ部1bの左下端を原点とし
て、順次配置配列する。以後、このメモリセルアレイ部
1bを基準にして、ワードドライバ単位回路21を、そ
の下端のy座標をメモリセルアレイ部1bの原点y座標
に揃えて配置配列する。同様に、センス増幅単位回路3
1を、その左端のx座標をメモリセルアレイ部1bの原
点x座標に揃えて配置配列する。
【0007】次に、配線のためのコンタクト6を配置
し、電源線5e,5f及び信号線4を配置配線する。
し、電源線5e,5f及び信号線4を配置配線する。
【0008】電源線,信号線の配置配線は、ある決めら
れたルールに従って行わなければならない。このルール
をデザインルールと呼ぶ。このデザインルールには、各
部間,単位回路間の最低距離、各電源線,信号線間の最
低距離、及び各部,単位回路と電源線,信号線との最低
距離等が決められていて設計基準データ記憶部30に記
憶されている。
れたルールに従って行わなければならない。このルール
をデザインルールと呼ぶ。このデザインルールには、各
部間,単位回路間の最低距離、各電源線,信号線間の最
低距離、及び各部,単位回路と電源線,信号線との最低
距離等が決められていて設計基準データ記憶部30に記
憶されている。
【0009】例えば、メモリセルアレイ部1bとセンス
増幅回路部3bとの間の距離は最低10μmなくてはな
らない。また、2本の電源線の間の距離は最低60μ
m、電源線と隣接回路部との間の距離は、それぞれの回
路が影響を受けないように最低20μmなくてはならな
い。
増幅回路部3bとの間の距離は最低10μmなくてはな
らない。また、2本の電源線の間の距離は最低60μ
m、電源線と隣接回路部との間の距離は、それぞれの回
路が影響を受けないように最低20μmなくてはならな
い。
【0010】
【発明が解決しようとする課題】この従来の半導体記憶
回路生成方法では、メモリセルアレイ部1b,ワードド
ライバ回路部2及びセンス増幅回路部3bの配置配列を
決定し、コンタクト6の配置を決定してから電源線,信
号線を配置配線する構成をとっているが、通常、電源線
幅はCMOS回路は約10〜30μm、ECL回路で約
15〜160μmの範囲で変動するため、図6に示すよ
うに、電源線幅が変化し太くなったときに、電源線どお
しや電源線と信号線とがオーバーラップしてしまい、信
号線などが短絡してしまったり、他の隣接回路部上に電
源線が架かり、予期せぬ悪影響を及ぼすというような問
題点が発生する。
回路生成方法では、メモリセルアレイ部1b,ワードド
ライバ回路部2及びセンス増幅回路部3bの配置配列を
決定し、コンタクト6の配置を決定してから電源線,信
号線を配置配線する構成をとっているが、通常、電源線
幅はCMOS回路は約10〜30μm、ECL回路で約
15〜160μmの範囲で変動するため、図6に示すよ
うに、電源線幅が変化し太くなったときに、電源線どお
しや電源線と信号線とがオーバーラップしてしまい、信
号線などが短絡してしまったり、他の隣接回路部上に電
源線が架かり、予期せぬ悪影響を及ぼすというような問
題点が発生する。
【0011】また、ワード線,ビット線構成が変化する
と、各部の配置が変化するため信号線の配線経路が変わ
ることがある。この場合、配線線経路の計算やコンタク
トの位置をフレキシブルに行う必要が生じる。
と、各部の配置が変化するため信号線の配線経路が変わ
ることがある。この場合、配線線経路の計算やコンタク
トの位置をフレキシブルに行う必要が生じる。
【0012】仮に、この問題を避けるために、始めから
予期される電源線,信号線の変動幅,変更経路、及びデ
ザインルール等を考慮に入れると、各回路部間の距離を
少なくとも必要とする最大幅に確保して、各部を配置し
ておかなければならないため、全体の面積が大きくなる
という問題を生じる。
予期される電源線,信号線の変動幅,変更経路、及びデ
ザインルール等を考慮に入れると、各回路部間の距離を
少なくとも必要とする最大幅に確保して、各部を配置し
ておかなければならないため、全体の面積が大きくなる
という問題を生じる。
【0013】
【課題を解決するための手段】本発明の半導体記憶回路
生成方法は、メモリセルアレイ部のワード数,ビット数
を入力する手順と、前記メモリセルアレイ部のワード
数,ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含んで構成される。
生成方法は、メモリセルアレイ部のワード数,ビット数
を入力する手順と、前記メモリセルアレイ部のワード
数,ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含んで構成される。
【0014】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0015】図1及び図2は本発明の一実施例を説明す
るための動作フローチャート及び生成対象の半導体記憶
回路のブロック図である。
るための動作フローチャート及び生成対象の半導体記憶
回路のブロック図である。
【0016】この実施例は、メモリセルアレイ部1のワ
ード数,ビット数を入力する手順のステップS1と、メ
モリセルアレイ部1のワード数,ビット数に従ってメモ
リ単位回路11を所定数配置配列しメモリセルアレイ部
1の配置配列を決定する手順のステップSと、設計基準
及びメモリセルアレイ部1の配置配列に従ってワードド
ライバ回路部2及びセンス増幅回路部3の電源容量を決
定する手順のステップS3と、前記電源容量に従ってワ
ードドライバ回路部2及びセンス増幅回路部3の電源線
幅を決定する手順のステップS4と、前記電源線幅及び
設計基準に従ってメモリセルアレイ部1に対する所定の
位置にワードドライバ単位回路21及びセンス増幅単位
回路31をそれぞれ所定数配置配列しワードドライバ回
路部2及びセンス増幅回路部3の配置配列を決定する手
順のステップS5と、ワードドライバ回路部2及びセン
ス増幅回路部3に電源線用及び信号線用のコンタクト6
を配置する手順のステップS6と、ワードドライバ回路
部2及びセンス増幅回路部3の電源線5a,5b及びメ
モリセルアレイ部1との間の信号線4(ワード線,ビッ
ト線)の配置配線を決定する手順のステップS7と、上
記ステップS1〜S7で決定されたレイアウトデータを
出力する手順のステップS8とを含む構成となってい
る。
ード数,ビット数を入力する手順のステップS1と、メ
モリセルアレイ部1のワード数,ビット数に従ってメモ
リ単位回路11を所定数配置配列しメモリセルアレイ部
1の配置配列を決定する手順のステップSと、設計基準
及びメモリセルアレイ部1の配置配列に従ってワードド
ライバ回路部2及びセンス増幅回路部3の電源容量を決
定する手順のステップS3と、前記電源容量に従ってワ
ードドライバ回路部2及びセンス増幅回路部3の電源線
幅を決定する手順のステップS4と、前記電源線幅及び
設計基準に従ってメモリセルアレイ部1に対する所定の
位置にワードドライバ単位回路21及びセンス増幅単位
回路31をそれぞれ所定数配置配列しワードドライバ回
路部2及びセンス増幅回路部3の配置配列を決定する手
順のステップS5と、ワードドライバ回路部2及びセン
ス増幅回路部3に電源線用及び信号線用のコンタクト6
を配置する手順のステップS6と、ワードドライバ回路
部2及びセンス増幅回路部3の電源線5a,5b及びメ
モリセルアレイ部1との間の信号線4(ワード線,ビッ
ト線)の配置配線を決定する手順のステップS7と、上
記ステップS1〜S7で決定されたレイアウトデータを
出力する手順のステップS8とを含む構成となってい
る。
【0017】次にこの実施例について具体的な数値例を
上げて説明する。
上げて説明する。
【0018】まず、この実施例に必要な数値、デザイン
レールを挙げる。センス増幅回路部3のy軸方向の高さ
を100μmとする。デザインルールは、第1に、セン
ス増幅回路部3の、このセンス増幅回路部3の中心線を
対称軸として上下対称に配線された2本の電源線5a,
5b間の距離は、40μmでなければならない。第2
に、各回路部間、或いは各回路部と電源線5a,5bと
の間の距離は20μmでなければならない。
レールを挙げる。センス増幅回路部3のy軸方向の高さ
を100μmとする。デザインルールは、第1に、セン
ス増幅回路部3の、このセンス増幅回路部3の中心線を
対称軸として上下対称に配線された2本の電源線5a,
5b間の距離は、40μmでなければならない。第2
に、各回路部間、或いは各回路部と電源線5a,5bと
の間の距離は20μmでなければならない。
【0019】初めに、メモリセルアレイ部1のビット数
が20ビットのときを考える。20ビットのときのx軸
方向の2本の電源線5a,5bの幅を、20μmと決め
る。
が20ビットのときを考える。20ビットのときのx軸
方向の2本の電源線5a,5bの幅を、20μmと決め
る。
【0020】デザインルールを考慮に入れると、x軸方
向の2本の電源線幅と線の間の距離の合計は、20+2
0+40=80μmとなる。従って、センス増幅回路部
3のy軸方向の高さが100μmなので、x軸方向の2
本の電源線5a,5bはセンス増幅回路部3上からはみ
出さない。故に、メモリセルアレイ部1とセンス増幅回
路部3との間の距離は20μmとして配置しておけばよ
い。
向の2本の電源線幅と線の間の距離の合計は、20+2
0+40=80μmとなる。従って、センス増幅回路部
3のy軸方向の高さが100μmなので、x軸方向の2
本の電源線5a,5bはセンス増幅回路部3上からはみ
出さない。故に、メモリセルアレイ部1とセンス増幅回
路部3との間の距離は20μmとして配置しておけばよ
い。
【0021】次に、メモリセルアレイ部1のビット数が
30ビットに増加した場合を考える。この場合は図2の
とおりとなる。
30ビットに増加した場合を考える。この場合は図2の
とおりとなる。
【0022】30ビットのときのx軸方向の2本の電源
線幅が、60μmに太くなったとする。デザインルール
を考慮に入れるとx軸方向の2本の電源線幅とこれらの
線間の距離との合計は、60+60+40=160μm
となる。従って、x軸方向の2本の電源線5a,5b
は、センス増幅回路部3から上下に30μmづつはみ出
すことになる。このとき、図4に示された従来例の配置
のままでは、メモリセルアレイ部1とセンス増幅回路部
3との間の距離が20μmなので、x軸方向の電源線5
a,5bがメモリセリアレイ部1上に架かってしまう。
この為、メモリセルアレイ部1等に悪影響を与え、不具
合の原因になる恐れがある。
線幅が、60μmに太くなったとする。デザインルール
を考慮に入れるとx軸方向の2本の電源線幅とこれらの
線間の距離との合計は、60+60+40=160μm
となる。従って、x軸方向の2本の電源線5a,5b
は、センス増幅回路部3から上下に30μmづつはみ出
すことになる。このとき、図4に示された従来例の配置
のままでは、メモリセルアレイ部1とセンス増幅回路部
3との間の距離が20μmなので、x軸方向の電源線5
a,5bがメモリセリアレイ部1上に架かってしまう。
この為、メモリセルアレイ部1等に悪影響を与え、不具
合の原因になる恐れがある。
【0023】そこで、本実施例では、メモリセルアレイ
部1を基準に、センス増幅回路部3を、x方向の電源線
5a,5bがセンス増幅回路部3からはみ出した分の3
0μmだけ外側(ここでは下側)にずらして配置する。
部1を基準に、センス増幅回路部3を、x方向の電源線
5a,5bがセンス増幅回路部3からはみ出した分の3
0μmだけ外側(ここでは下側)にずらして配置する。
【0024】また、これに伴い、電源線5a,5bにつ
いては、コンタクトをセンス増幅回路部3に合わせずら
して調整配置し接続する。信号線4(ビット線)にてい
ては、センス増幅回路部3がずれた分、長さを伸ばして
配線する。
いては、コンタクトをセンス増幅回路部3に合わせずら
して調整配置し接続する。信号線4(ビット線)にてい
ては、センス増幅回路部3がずれた分、長さを伸ばして
配線する。
【0025】次に、ワード数が増加したときの処理につ
いて図3を参照して説明する。
いて図3を参照して説明する。
【0026】ワード数の増加に伴い、y軸方向の2本の
電源線5c,5dが太くなる。上記と同様に、デザイン
ルールに従って、もしもy軸方向の電源線がワードドラ
イバ回路部2a上からはみ出したら、そのはみ出した分
だけ、メモリセルアレイ部1aを基準に、外側(ここで
は左側)にずらして配置する。
電源線5c,5dが太くなる。上記と同様に、デザイン
ルールに従って、もしもy軸方向の電源線がワードドラ
イバ回路部2a上からはみ出したら、そのはみ出した分
だけ、メモリセルアレイ部1aを基準に、外側(ここで
は左側)にずらして配置する。
【0027】また、これに伴い、電源線5c、5d、ビ
ット線,及びワード線を含む信号線4の配置もずらして
配線する必要がある。電源線5c,5dについては、コ
ンタクト6をセンス増幅回路部3a及びワードドライバ
回路部2aに合わせ、ずらして調整配置配線する。ビッ
ト線,ワード線の信号線4については、それぞれセンス
増幅回路部3a及びワードドライバ回路2aがずれた
分、長さを伸ばして配線する。
ット線,及びワード線を含む信号線4の配置もずらして
配線する必要がある。電源線5c,5dについては、コ
ンタクト6をセンス増幅回路部3a及びワードドライバ
回路部2aに合わせ、ずらして調整配置配線する。ビッ
ト線,ワード線の信号線4については、それぞれセンス
増幅回路部3a及びワードドライバ回路2aがずれた
分、長さを伸ばして配線する。
【0028】従って、ワード数,ビット数と電源線,信
号線の幅の増加に伴い、各回路部及び電源線は、メモリ
セルアレイ部1aを基準に外側にずれる形となる。
号線の幅の増加に伴い、各回路部及び電源線は、メモリ
セルアレイ部1aを基準に外側にずれる形となる。
【0029】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部のワード数,ビット数構成に基づき、最適な
電源線幅を決定し、その決定された電源線幅に合わせて
デザインルールに応じた各回路部及び電源線,信号線の
配線経路、配線配置を決定する構成としたので、電源線
幅が変化して太くなったときに、電源線,信号線がオー
バーラップしたり、短絡したり、また他の隣接回路部上
に電源線が架かるといった従来の問題が解消されるとい
う効果がある。
ルアレイ部のワード数,ビット数構成に基づき、最適な
電源線幅を決定し、その決定された電源線幅に合わせて
デザインルールに応じた各回路部及び電源線,信号線の
配線経路、配線配置を決定する構成としたので、電源線
幅が変化して太くなったときに、電源線,信号線がオー
バーラップしたり、短絡したり、また他の隣接回路部上
に電源線が架かるといった従来の問題が解消されるとい
う効果がある。
【0030】また、各回路部間、各電源線及び信号線
間、並びに各回路部と電源,信号線間との間隔を、デザ
インルールで決められてた最低間隔を保ちながら配置配
線できるため、余分な面積を確保しておく必要がなく、
全体の面積を小さくすることが可能であるという効果が
ある。
間、並びに各回路部と電源,信号線間との間隔を、デザ
インルールで決められてた最低間隔を保ちながら配置配
線できるため、余分な面積を確保しておく必要がなく、
全体の面積を小さくすることが可能であるという効果が
ある。
【図1】本発明の一実施例を説明するための動作フロー
チャートである。
チャートである。
【図2】本発明の一実施例を説明するための生成対象の
半導体記憶回路のブロック図である。
半導体記憶回路のブロック図である。
【図3】本発明の一実施例を説明するための生成対象の
他の半導体記憶回路のブロック図である。
他の半導体記憶回路のブロック図である。
【図4】従来の半導体記憶回路生成方法を説明するため
の生成対象の半導体記憶回路のブロック図である。
の生成対象の半導体記憶回路のブロック図である。
【図5】従来の半導体記憶回路生成方法を説明するため
の半導体記憶回路生成装置のブロック図及びその動作フ
ローチャートである。
の半導体記憶回路生成装置のブロック図及びその動作フ
ローチャートである。
【図6】従来の半導体記憶回路生成方法の課題を説明す
るための生成対象の半導体記憶回路のブロック図であ
る。
るための生成対象の半導体記憶回路のブロック図であ
る。
1,1a〜1c メモリセルアレイ部 2,2a ワードドライバ回路部 3,3a〜3c センス増幅回路部 4 信号線 5a〜5h 電源線 6 コンタクト 11 メモリ単位回路 21 ワードドライバ単位回路 31 センス増幅単位回路
Claims (1)
- 【請求項1】 メモリセルアレイ部のワード数,ビット
数を入力する手順と、前記メモリセルアレイ部のワード
数,ビット数に従ってメモリセル単位回路を所定数配置
配列し前記メモリセルアレイ部の配置配列を決定する手
順と、設計基準及び前記メモリセルアレイ部の配置配列
に従ってワードドライバ回路部及びセンス増幅回路部の
電源容量を決定する手順と、前記電源容量に従って前記
ワードドライバ回路部及びセンス増幅回路部の電源線幅
を決定する手順と、前記電源線幅及び設計基準に従って
前記メモリセルアレイ部に対する所定の位置にワードド
ライバ単位回路及びセンス増幅単位回路をそれぞれ所定
数配置配列し前記ワードドライバ回路部及びセンス増幅
回路部の配置配列を決定する手順と、前記ワードドライ
バ回路部及びセンス増幅回路部に電源線用及び信号線用
のコンタクトを配置する手順と、前記ワードドライバ回
路部及びセンス増幅回路部の電源線及び前記メモリセル
アレイ部との間の信号線の配置配線を決定する手順とを
含むことを特徴とする半導体記憶回路生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4325128A JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4325128A JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06176105A JPH06176105A (ja) | 1994-06-24 |
JP2967664B2 true JP2967664B2 (ja) | 1999-10-25 |
Family
ID=18173393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4325128A Expired - Fee Related JP2967664B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体記憶回路生成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2967664B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3011120B2 (ja) | 1997-02-13 | 2000-02-21 | 日本電気株式会社 | レイアウト情報生成装置及びレイアウト情報生成方法 |
-
1992
- 1992-12-04 JP JP4325128A patent/JP2967664B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06176105A (ja) | 1994-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7503026B2 (en) | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit | |
JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
US7647574B2 (en) | Basic cell design method for reducing the resistance of connection wiring between logic gates | |
US20090113370A1 (en) | Layout designing method for semiconductor device and layout design supporting apparatus for the same | |
JP5576065B2 (ja) | 半導体装置及びその設計方法 | |
EP0213835B1 (en) | Semiconductor memory device | |
US7235855B2 (en) | Semiconductor device having a layout configuration for minimizing crosstalk | |
JP2967664B2 (ja) | 半導体記憶回路生成方法 | |
US7958467B2 (en) | Deterministic system and method for generating wiring layouts for integrated circuits | |
US11552067B2 (en) | Semiconductor cell blocks having non-integer multiple of cell heights | |
US6867465B2 (en) | Method of designing semiconductor integrated circuit device and semiconductor integrated circuit device manufactured using the same | |
US5378925A (en) | Routing method and arrangement for power lines and signal lines in a microelectronic device | |
JP2012222199A (ja) | 半導体装置および配線レイアウト方法 | |
JP2007305699A (ja) | 半導体集積回路の設計方法及び設計装置 | |
JPH1041393A (ja) | 半導体スタンダードセル及びその配置配線方法 | |
EP0415369B1 (en) | Semiconductor memory device | |
JP2642377B2 (ja) | 半導体集積回路装置及びその製造方法 | |
US5195053A (en) | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device | |
JP2857439B2 (ja) | 配線容量算出装置 | |
JPH11177029A (ja) | 半導体集積回路 | |
JP3605288B2 (ja) | 回路基板の配線経路決定方法、装置及び情報記憶媒体 | |
US20230104185A1 (en) | Semiconductor cell blocks having non-integer multiple of cell heights | |
JP3278600B2 (ja) | 自動レイアウト方法及びその装置 | |
JP2751742B2 (ja) | 自動レイアウト用セル | |
KR100481174B1 (ko) | 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |
|
LAPS | Cancellation because of no payment of annual fees |