KR20000015348A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 좌우에 배열된 복수개의 메모리 셀 어레이 블록들을 구비한 제1 및 제2의 메모리 셀 어레이 그룹들, 제1 및 제2의 메모리 셀 어레이 그룹들의 사이에 위치하며 열 어드레스를 디코딩하여 발생된 열 선택신호들을 상기 제1 및 제2메모리 셀 어레이 그룹들로 인가하기 위한 열 어드레스 디코더, 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 배열된 소정수의 입/출력 라인쌍을 구비한 복수개의 입/출력 라인 그룹들, 제1 및 제2의 메모리 셀 어레이 그룹들의 상하에 각각 배열된 소정수의 데이터 입/출력 라인들을 구비한 제1, 2, 3, 및 4데이터 입출력 라인 그룹들, 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 부터의 데이터를 각각 증폭하여 전송하거나 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 데이터를 각각 증폭하여 전송하기 위한 제1, 2, 3, 및 4데이터 입/출력 센스 증폭기들, 및 복수개의 입/출력 라인 그룹들과 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들사이의 데이터의 입/출력을 제어하기 위하여 복수개의 메모리 셀 어레이 블록들의 좌우에 상하로 번갈아가면서 배치된 복수개의 데이터 입/출력 선택회로들로 구성되어 있다. 따라서, 입/출력 데이터간의 스큐를 제거하고 레이아웃 면적을 줄일 수 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입/출력 데이터간의 스큐를 제거하고 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 용량이 증가함에 따라 메모리 셀 어레이 블록의 수가 증가하게 되고, 메모리 셀 어레이를 제어하기 위한 주변회로들의 숫자도 증가하게 된다. 그리고, 반도체 메모리 장치의 용량이 증가하면 메모리 셀 어레이 블록들이 차지하는 레이아웃 면적을 줄이는 것은 가능하나, 주변회로들의 레이아웃을 면적을 줄이는 데는 한계가 있다. 따라서, 종래의 반도체 메모리 장치의 레이아웃 방법을 고용량의 반도체 메모리 장치에 그대로 사용하게 되면, 반도체 메모리 장치의 전체적인 레이아웃 면적을 줄일 수 없다는 문제점이 있었다.
종래의 반도체 메모리 장치의 하나의 레이아웃 방법은 리드 동작시에 입/출력 라인쌍의 데이터를 선택된 데이터 입/출력 라인쌍으로 전송하거나, 라이트 동작시에 데이터 입/출력 라인쌍의 데이터를 선택된 입/출력 라인쌍으로 전송하기 위한 데이터 입/출력 선택회로들이 모두 한쪽 방향으로 치우쳐서 배치되어 있음으로 인해서 주변회로들의 레이아웃 면적을 줄이는데 한계가 있었다.
또한, 데이터 입/출력 선택회로들이 모두 위(TOP)쪽에 위치하여 있음으로 인해서 위(TOP)쪽에 위치한 데이터 입/출력 패드들과 아래(BOTTOM)쪽에 위치한 데이터 입/출력 패드들사이에는 데이터 전송 라인의 길이 차이에 따른 입/출력 데이터간의 스큐(skew)를 피할 수 없고, 아래쪽의 데이터 입/출력 신호는 데이터 전송 선로의 길이가 길어서 속도가 지연되는 문제점이 있었다.
종래의 반도체 메모리 장치의 다른 하나의 레이아웃 방법은 열 어드레스 디코더를 위쪽과 아래쪽으로 구분하여 메모리 셀 어레이의 위쪽과 아래쪽을 분리하여 제어하도록 구성되었다. 따라서, 데이터의 입/출력을 제어하기 위한 입/출력 선택회로들이 위쪽과 아래쪽으로 대칭되게 구성되어 있었다.
따라서, 데이터 전송 라인의 길이 차이에 따른 입/출력 데이터간의 스큐를 피할 수 있고, 데이터 입/출력 라인 로딩(loading)이 반으로 줄어들게 된다.
그러나, 이 방법은 데이터 입/출력 선택회로들이 위쪽과 아래쪽에 대칭되게 존재하여야 함으로써 주변회로들의 레이아웃 면적이 줄어들지 않게 되고, 따라서, 반도체 메모리 장치의 전체적인 레이아웃 면적이 증가하게 된다는 문제점이 있었다.
본 발명의 목적은 입/출력 데이터간의 스큐를 제거하고 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 좌우에 배열된 복수개의 메모리 셀 어레이 블록들을 구비한 제1 및 제2의 메모리 셀 어레이 그룹들, 상기 제1 및 제2의 메모리 셀 어레이 그룹들의 사이에 위치하며 열 어드레스를 디코딩하여 발생된 열 선택신호들을 상기 제1 및 제2메모리 셀 어레이 그룹들로 인가하기 위한 열 어드레스 디코더, 상기 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 배열된 소정수의 입/출력 라인쌍을 구비한 복수개의 입/출력 라인 그룹들, 상기 제1 및 제2의 메모리 셀 어레이 그룹들의 상하에 각각 배열된 소정수의 데이터 입/출력 라인들을 구비한 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들, 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 부터의 데이터를 각각 증폭하여 전송하거나 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 데이터를 각각 증폭하여 전송하기 위한 제1, 2, 3, 및 4데이터 입/출력 센스 증폭수단들, 및 상기 복수개의 입/출력 라인 그룹들과 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들사이의 데이터의 입/출력을 제어하기 위하여 상기 복수개의 메모리 셀 어레이 블록들의 좌우에 상하로 번갈아가면서 배치된 복수개의 데이터 입/출력 선택회로들을 구비하거나, 상기 복수개의 입/출력 라인 그룹들과 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들사이의 데이터의 입/출력을 제어하기 위하여 상기 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 각각 상하로 배치된 소정수의 데이터 입/출력 선택회로들을 구비한 복수개의 데이터 입/출력 선택그룹들을 구비한 것을 특징으로 한다.
도1은 종래의 일실시예의 반도체 메모리 장치의 레이아웃 방법을 설명하기 위한 블록도이다.
도2는 종래의 다른 실시예의 반도체 메모리 장치의 레이아웃 방법을 설명하기 위한 블록도이다.
도3은 본 발명의 일실시예의 반도체 메모리 장치의 레이아웃 방법을 설명하기 위한 블록도이다.
도4는 도3에 나타낸 메모리 셀 어레이 블록의 상세 블록도이다.
도5는 도3에 나타낸 데이터 입/출력 선택회로의 실시예의 회로도이다.
도6은 본 발명의 다른 실시예의 반도체 메모리 장치의 레이아웃 방법을 설명하기 위한 블록도이다.
도7은 도6에 나타낸 데이터 입/출력 선택회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 하나의 레이아웃 방법을 나타내는 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16), 입/출력 선택회로들(12-1, 12-2, ..., 12-17, 12-18), 입/출력 센스 증폭기들(14-1, 14-2, 14-3, 14-4), 열 어드레스 디코더(16), 및 입/출력 패드들(DQ0, DQ1, ..., DQ14, DQ15)로 구성되어 있다.
도1에 나타낸 회로의 레이아웃을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)은 좌우의 두 개의 그룹으로 나누어지며, 각각의 블록들은 좌우에 세로 방향으로 나란하게 배치되어 있다. 열 어드레스 디코더(16)는 좌우의 메모리 셀 어레이 그룹들의 중앙에 위치한다. 입/출력 라인쌍들(IOL, IOLB)은 메모리 셀 어레이 블록의 좌우에 두쌍씩 배치되어 있다. 그리고, 메모리 셀 어레이 블록사이에 위치하는 입/출력 라인쌍들은 공유하는 라인쌍들이다. 예를 들면, 메모리 셀 어레이 블록(10-1)과 메모리 셀 어레이 블록(10-2)사이에 위치하는 입/출력 라인쌍들(IOL2/B2, IOL3/B3)은 두 블록들(10-1, 10-2)이 공유하는 입/출력 라인쌍들이다. 제1데이터 라인쌍들((DIOL0, DIOLB0), ..., (DIOL3/B3))의 그룹은 제1메모리 셀 어레이 블록들의 상부에 가로 방향으로 배치되어 있다. 제2데이터 라인쌍들((DIOL4, DIOLB4), ..., (DIOL7, DIOLB7))의 그룹은 제1데이터 라인쌍들의 상부에 가로 방향으로 배치되어 있다. 마찬가지로, 제3데이터 입/출력 라인쌍들((DIOL8, DIOLB8), ..., (DIOL11/B11))의 그룹은 제2메모리 셀 어레이 블록들의 상부에 가로 방향으로 배치되어 있다. 제4데이터 입/출력 라인쌍들(DIOL12, DIOLB12), ..., (DIOL15, DIOLB15))의 그룹은 제3데이터 입/출력 라인쌍들((DIOL8, DIOLB8), ..., (DIOL11, DIOLB11))의 그룹의 상부에 가로 방향으로 배치되어 있다. 제1데이터 입/출력 선택회로들(12-1, 12-2, ..., 12-9)의 그룹은 제1메모리 셀 어레이 블록들의 그룹과 제1데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 제2데이터 입/출력 선택회로들의 그룹은 제2메모리 셀 어레이 블록들의 그룹과 제3데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 입/출력 센스 증폭기들(14-1, 14-3)은 각각 제1 및 3데이터 입/출력 라인쌍들의 그룹들의 우측, 좌측에 연결되어 있다. 입/출력 센스 증폭기들(14-2, 14-4)은 각각 제2 및 제4데이터 입/출력 라인쌍의 그룹들의 우측, 좌측에 연결되어 있다. 제1데이터 입/출력 패드들(DQ0, DQ1, DQ2, DQ3, DQ8, DQ9, DQ10, DQ11)의 그룹은 위쪽에 우측으로 치우쳐 가로 방향으로 순서대로 배열되어 있고, 제2데이터 입/출력 패드들(DQ4, DQ5, DQ6, DQ7, DQ12, DQ13, DQ14, DQ15)의 그룹은 아래쪽에 우측으로 치우쳐 가로 방향으로 순서대로 배열되어 있다.
상술한 바와 같은 레이아웃을 가진 반도체 메모리 장치의 각 부 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)은 블록 선택 제어신호들(C0, C1, C2, C3)에 응답하여 좌우로 각각 두 개씩의 블록들이 선택되어 입/출력 라인쌍들로 전송된 데이터를 비트 라인쌍들(미도시)로 전송하거나, 비트 라인쌍들로 전송된 데이터를 입/출력 라인쌍들로 전송한다. 일반적으로, 블록 선택신호들은 행 어드레스 신호를 이용하여 발생하게 되는데, 제어신호들(CO, C1, C2, C3)을 발생하기 위하여는 2비트의 행 어드레스가 필요하다. 열 어드레스 디코더(16)는 열 어드레스를 디코딩하여 열 어드레스 선택신호들(Y0, Y1, ..., Yn)을 발생한다. 데이터 입/출력 선택회로들(12-1, 12-2)은 라이트 명령에 응답하여 제1데이터 입/출력 라인쌍들((DIOL0, DIOLB0), (DIOL1, DIOLB1), (DIOL2, DIOLB2), (DIOL3, DIOLB3))의 그룹의 데이터를 입/출력 라인쌍((IOL0, IOLB0), (IOL1, IOLB1), (IOL2, IOLB2), (IOL3, IOLB3))으로 각각 전송하거나, 리드 명령에 응답하여 입/출력 라인쌍((IOL0, IOLB0), (IOL1, IOLB1), (IOL2, IOLB2), (IOL3, IOLB3))의 데이터를 제1데이터 입/출력 라인쌍들((DIOL0, DIOLB0), (DIOL1, DIOLB1), (DIOL2, DIOLB2), (DIOL3, DIOLB3))의 그룹으로 각각 전송한다. 즉, 데이터 입/출력 선택회로들은 데이터 입/출력 라인쌍과 입/출력 라인쌍사이의 데이터의 전송을 제어한다. 데이터 입/출력 선택회로들(12-5, 12-14)은 각각 메모리 셀 어레이 블록들(10-4, 10-5)과 제1데이터 입/출력 라인쌍들의 그룹의 사이 및 메모리 셀 어레이 블록들(10-12, 10-13)과 제3데이터 입/출력 라인쌍들의 그룹의 사이에 각각 위치하여, 메모리 셀 어레이 블록(10-4)이 선택될 때는 입/출력 라인쌍(IOL0/B0, IOL1/B1)을 데이터 입/출력 라인쌍(DIOL0/B0, DIOL1/B1))에 각각 연결하고, 메모리 셀 어레이 블록(10-5)이 선택될 때는 입/출력 라인쌍(IOL4/B4, IOL5/B5)을 데이터 입/출력 라인쌍(DIOL4/B4, DIOL5/B5)에 각각 연결한다. 나머지 데이터 입/출력 선택회로들의 동작은 상술한 데이터 입/출력 선택회로의 설명을 참조하면 쉽게 이해될 것이다. 데이터 입/출력 선택회로들(12-1, 12-2, ..., 12-18)을 인에이블하기 위한 신호는 블록 선택 신호들(CO, C1, C2, C3)과 리드, 라이트 명령을 조합하여 선택된 메모리 셀 어레이 블록들의 좌우 두쌍의 입/출력 선택회로들이 선택되도록 발생된다. 입/출력 센스 증폭기(14-1)는 데이터 입/출력 라인쌍들(DIOL0/B0, DIOL1/B1, DIOL2/B2, DIOL3/B3)로 전송되는 데이터를 증폭하여 데이터 입/출력 패드들(DQ0, DQ1, DQ2, DQ3)로 각각 출력하거나, 데이터 입/출력 패드들(DQ0, DQ1, DQ2, DQ3)로 입력되는 데이터를 증폭하여 데이터 입/출력 라인쌍들(DIOL0/B0, DIOL1/B1, DIOL2/B2, DIOL3/B3)로 전송한다. 그리고, 도시하지는 않았지만 입/출력 센스 증폭기들과 데이터 입/출력 패드들사이에는 데이터 입/출력 버퍼들이 각각 연결되어있다. 나머지 입/출력 센스 증폭기들(14-2, 14-3, 14-4)의 기능은 입/출력 센스 증폭기(14-1)의 설명을 참고로 하면 될 것이다.
상술한 바와 같이 구성된 반도체 메모리 장치의 동작을 예를 들어 설명하면 다음과 같다.
리드 동작 수행시에, 열 어드레스 디코더(16)가 열 어드레스를 디코딩하여 열 선택신호들(Y1, Y2, ..., Yn)을 발생한다. 그리고, 만일 블록 제어신호(C0)가 인에이블되어 메모리 셀 어레이 블록들(10-1, 10-5, 10-12, 10-16)이 선택되었다고 하면, 메모리 셀 어레이 블록(10-1)의 워드 라인 및 열 선택신호들에 의해서 선택된 해당 메모리 셀로 부터의 데이터가 메모리 셀 어레이 블록(10-1)의 좌우에 위치한 입/출력 라인쌍들(IOL0/B0, IOL1/B1, IOL2/B2, IOL3/B3)로 전송된다. 데이터 입/출력 선택회로(12-1)는 입/출력 라인쌍들(IOL0/B0, IOL1/B1, IOL2/B2, IOL3/B3)로 전송된 데이터를 데이터 입/출력 라인쌍들(DIOL0/B0, DIOL1/B1, DIOL2/B2, DIOL3/B3)로 각각 전송한다. 그리고, 메모리 셀 어레이 블록(10-4)의 워드 라인 및 열 선택신호들에 의해서 선택된 해당 메모리 셀로 부터의 데이터가 메모리 셀 어레이 블록(10-5)의 좌우에 위치한 입/출력 라인쌍들(IOL4/B4, IOL5/B5, IOL6/B6, IOL7/B7)로 각각 전송된다. 데이터 입/출력 선택회로(12-5)는 입/출력 라인쌍들(IOL4/B4, IOL5/B5, IOL6/B6, IOL7/B7)로 전송된 데이터를 데이터 입/출력 라인쌍들(DIOL4/B4, DIOL5/B5, DIOL6/B6, DIOL7/B7)로 각각 전송한다. 우측에 위치한 메모리 셀 어레이 블록들(10-12, 10-16) 및 데이터 입/출력 선택회로들(12-14, 12-18)도 동일한 동작을 수행하여 해당 메모리 셀의 데이터를 데이터 입/출력 라인쌍(DI08/B8, DIO9/B9, DIO10/B10, DIO11/B11, DIO12/B12, DIO13/B13, DIO14/B14, DIO15/B15)으로 각각 전송한다. 입/출력 센스 증폭기들(14-1, 14-2, 14-3, 14-4)은 데이터 입/출력 라인쌍들(DIO0/B0, DIO1/B1, ..., DIO15/B15)의 데이터를 각각 데이터 입/출력 패드들(DQ0, DQ1, ..., DQ15)로 전송한다.
라이트 동작은 상술한 리드 동작의 데이터 처리 경로와 반대 방향으로 이루어진다.
도1에 나타낸 반도체 메모리 장치의 레이아웃 방법은 데이터 입/출력 선택회로들, 데이터 입/출력 라인쌍들, 및 입/출력 센스 증폭기들을 메모리 셀 어레이 블록의 위쪽으로 몰아서 배치함으로 인해서 레이아웃 면적이 증가하게 되고, 또한, 입/출력 센스 증폭기들과 데이터 입/출력 패드들사이의 데이터 라인 길이의 차이에 따른 입/출력 데이터간의 스큐가 발생한다는 문제점이 있었다.
도2는 종래의 반도체 메모리 장치의 다른 하나의 레이아웃을 나타내는 블록도로서, 메모리 셀 어레이 블록들((18-1, 18-2), (18-3, 18-3), ..., (18-31, 18-32)), 열 어드레스 디코더들(16-1, 16-2), 데이터 입/출력 선택회로들(12-1, 12-2, ..., 12-36), 및 입/출력 센스 증폭기들(14-1, 14-2, 14-3, 14-4)로 구성되어 있다. 메모리 셀 어레이 블록(18-1, 18-2)의 구성은 도1에 나타낸 메모리 셀 어레이 블록(10-1)의 구성과 동일하며, 단지 상하로 분리되어 있음을 나타내기 위하여 다른 번호로 표시하였다. 마찬가지로, 나머지 메모리 셀 어레이 블록들의 구성도 도1에 나타낸 나머지 메모리 셀 어레이 블록들의 구성과 동일하며, 단지 상하로 분리되어 있음을 나타내기 위하여 다른 번호로 표시하였다.
도2에 나타낸 반도체 메모리 장치의 레이아웃을 설명하면 다음과 같다.
메모리 셀 어레이 블록들((18-1, 18-2), (18-3, 18-4), ..., (18-31, 18-32))은 좌우의 두 개의 그룹으로 나누어지며, 각각의 그룹들은 좌우에 세로 방향으로 나란하게 배치되어 있다. 열 어드레스 디코더들(16-1, 16-2)은 좌우에 위치한 메모리 셀 어레이 블록들의 그룹들의 중앙에 위치하며, 각각 상하의 메모리 셀 어레이 블록들을 제어한다. 입/출력 라인쌍들(IOL, IOLB)은 상하의 메모리 셀 어레이 블록들의 좌우에 두쌍씩 배치되어 있다. 그리고, 메모리 셀 어레이 블록들사이에 위치하는 입/출력 라인쌍들은 공유하는 라인쌍들이다. 예를 들면, 상측의 메모리 셀 어레이 블록(18-1)과 상측의 메모리 셀 어레이 블록(18-3)사이에 위치하는 입/출력 라인쌍들(IOL2/B2, IOL3/B3)과 하측의 메모리 셀 어레이 블록(18-1)과 하측의 메모리 셀 어레이 블록(18-4)사이에 위치하는 입/출력 라인쌍들(IOL6/B6, IOL7, B7)은 두 블록들이 공유하는 입/출력 라인쌍들이다. 제1데이터 입/출력 라인쌍들((DIOL0, DIOLB0), ..., (DIOL3/B3))의 그룹은 제1메모리 셀 어레이 블록들의 상부에 가로 방향으로 배치되어 있다. 제2데이터 입/출력 라인쌍들((DIOL4, DIOLB4), ..., (DIOL7, DIOLB7))의 그룹은 제1메모리 셀 어레이 블록들의 하부에 가로 방향으로 배치되어 있다. 마찬가지로, 제3데이터 입/출력 라인쌍들((DIOL8, DIOLB8), ..., (DIOL11/B11))은 제2메모리 셀 어레이 블록들의 상부에 가로 방향으로 배치되어 있다. 제4데이터 입/출력 라인쌍들(DIOL12, DIOLB12), ..., (DIOL15, DIOLB15))의 그룹은 제2메모리 셀 어레이 블록들의 하부에 가로 방향으로 배치되어 있다. 제1데이터 입/출력 선택회로들(12-1, 12-2, ..., 12-9)의 그룹은 제1메모리 셀 어레이 블록들의 그룹과 제1데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 제3데이터 입/출력 선택회로들(12-10, 12-11, ..., 12-18)의 그룹은 제2메모리 셀 어레이 블록들의 그룹과 제3데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 제2데이터 입/출력 선택회로들(12-19, 12-20, ..., 12-27)의 그룹은 제1메모리 셀 어레이 블록들의 그룹과 제2데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 제4데이터 입/출력 선택회로들(12-28, 12-29, ..., 12-36)의 그룹은 제2메모리 셀 어레이 블록들의 그룹과 제4데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 입/출력 센스 증폭기들(14-1, 14-3)은 각각 제1 및 제3데이터 입/출력 라인쌍들의 그룹들의 우측에 연결되어 있다. 입/출력 센스 증폭기들(14-2, 14-4)은 각각 제2 및 제4데이터 입/출력 라인쌍의 그룹들의 좌측에 연결되어 있다. 제1데이터 입/출력 패드들(DQ0, DQ1, DQ2, DQ3, DQ8, DQ9, DQ10, DQ11)의 그룹은 위쪽에 우측으로 치우쳐 가로 방향으로 순서대로 배열되어 있고, 제2데이터 입/출력 패드들(DQ4, DQ5, DQ6, DQ7, DQ12, DQ13, DQ14, DQ15)의 그룹은 아래쪽에 우측으로 치우쳐 가로 방향으로 순서대로 배열되어 있다. 즉, 도2에 나타낸 회로의 레이아웃은 상하가 대칭되게 배치되어 있다.
도2에 나타낸 블럭도의 각 부 기능을 설명하면 다음과 같다.
상하의 열 어드레스 디코더들(16-1, 16-2)이 동시에 동작하여 좌우측의 2개씩의 메모리 셀 어레이 블록들을 인에이블한다. 예를 들어, 블록 제어신호(C0)가 인에이블되어 좌우측의 메모리 셀 어레이 블록들((18-1, 18-2), (18-9, 18-10), (18-23, 18-24), (18-31, 18-32))이 선택된다고 하면, 좌측의 데이터 입/출력 선택회로들(12-1, 12-2, 12-19, 12-20, 12-5, 12-6, 12-23, 12-24)과 우측의 데이터 입/출력 선택회로들(12-13, 12-14, 12-31, 12-32, 12-17, 12-18, 12-35, 12-36)에 의해서 데이터 입/출력 라인쌍으로 데이터가 전송된다. 그런데, 이 경우에 모든 데이터 입/출력 선택회로들이 동작하면 데이터 입/출력 라인쌍에서 데이터의 충돌이 발생하므로, 위쪽 또는 아래쪽의 한쌍의 데이터 입/출력 선택회로들만 동작하도록 제어된다. 예를 들면, 좌측의 데이터 입/출력 선택회로들(12-1, 12-2)과 (12-23, 23-24), 및 우측의 데이터 입/출력 선택회로들(12-17, 12-18)과 (12-31, 12-32)이 동작하거나, 또는 좌측의 데이터 입/출력 선택회로들(12-19, 12-20)과 (12-5, 12-6), 및 우측의 데이터 입/출력 선택회로들(12-35, 12-36)과 (12-13, 12-14)이 동작하여야 한다. 이 동작을 제어하는 방법은 도1에 나타낸 열 어드레스 디코더가 9비트의 열 어드레스를 입력하여 512개의 열 선택신호들을 발생한다고 하면, 도2의 열 어드레스 디코더들(16-1, 16-2) 각각은 8비트의 열 어드레스를 입력하여 256개의 열 선택신호들을 발생하는 것으로 볼 수 있다. 따라서, 1비트 열 어드레스가 남게된다. 그래서, 이 1비트의 열 어드레스를 이용하여 데이터 입/출력 선택회로를 제어하기 위한 신호로 발생한다.
도2에 나타낸 반도체 메모리 장치의 리드 및 라이트 동작은 상술한 기능 설명을 참조하면 쉽게 이해될 것이라 생각된다.
도2에 나타낸 반도체 메모리 장치의 레이아웃 방법은 데이터 입/출력 선택회로들 및 데이터 입/출력 라인쌍들, 및 입/출력 센스 증폭기들이 상하로 대칭되게 배치되어 있으므로 데이터 라인 부하를 줄일 수 있으며, 입/출력 센스 증폭기들과 데이터 입/출력 패드들사이의 데이터 라인 길이 차이에 의한 스큐가 발생하지 않게 된다.
그러나, 도2에 나타낸 반도체 메모리 장치는 데이터 입/출력 선택회로들이 상하로 동일하게 배치되기 때문에 레이아웃 면적이 증가하게 된다.
도3은 본 발명의 반도체 메모리 장치의 일실시예의 레이아웃을 나타내는 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16), 데이터 입/출력 선택회로들(20-1, 20-2, .., 20-18), 입/출력 센스 증폭기들(14-1, ..., 14-4), 및 데이터 입/출력 패드들(DQ0, DQ1, ..., DQ15)로 구성되어 있다.
도2에 나타낸 구성과는 달리, 메모리 셀 어레이 블록들 및 열 어드레스 디코더를 분리하여 구성하지 않고 도1에 나타낸 것과 같이 구성하고, 데이터 입/출력 라인쌍들은 도2에 나타낸 바와 같이 상하로 교대로 배열되어 있다. 제1데이터 입/출력 선택회로들(20-1, 20-2, 20-3, 20-4, 20-5)의 그룹은 제1메모리 셀 어레이 블록들의 그룹과 제1데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있고, 제3데이터 입/출력 선택회로들(20-6, 20-7, 20-8, 20-9, 20-10)의 그룹은 제2메모리 셀 어레이 블록들의 그룹과 제3데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 그리고, 제2데이터 입/출력 선택회로들(20-11, 20-12, 20-13, 20-14)의 그룹은 제1메모리 셀 어레이 블록들의 그룹과 제2데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있고, 제4데이터 입/출력 선택회로들(20-15, 20-16, 20-17, 20-18)의 그룹은 제2메모리 셀 어레이 블록들의 그룹과 제4데이터 입/출력 라인쌍들의 그룹사이에 배치되어 있다. 도3에 나타낸 데이터 입/출력 선택회로들(12-1, 12-2, 12-3, ..., 12-18)은 한쪽으로 치우쳐서 배치되거나, 상하에 동일하게 배치되는 것이 아니라, 상하에 교대로 배치되어 있다.
도3에 나타낸 메모리 셀 어레이 블록들도 도1에 나타낸 메모리 셀 어레이 블록들과 마찬가지로 2비트의 행 어드레스 신호를 조합하여 블록 제어신호들(C0, C1, C2, C3)을 발생한다. 블록 제어신호들에 응답하여 좌우의 두 개씩의 메모리 셀 어레이 블록들이 인에이블된다. 그리고, 데이터 입/출력 선택회로들은 인접한 메모리 셀 어레이 블록이 인에이블되면 함께 인에이블된다. 예를 들어, 메모리 셀 어레이 블록(10-1)을 인에이블하기 위한 블록 제어신호(C0)가 발생하면 데이터 입/출력 선택회로들(20-1, 20-2)이 인에이블된다.
도4는 도3에 나타낸 메모리 셀 어레이 블록의 상세 블록도를 나타내는 것으로, 메모리 셀 어레이 블록(10-1), 및 좌우로 배치한 입/출력 라인쌍들(IOL0/B0, IOL1/B1, IOL2/B2, IOL3/B3)을 나타내는 것이다.
도4에 나타낸 메모리 셀 어레이 블록(10-1)은 좌측의 비트 라인쌍들(LBL0/B0, LBL1/B1, ..., LBLn/Bn), 우측의 비트 라인쌍들(RBL0/B0, RBL1/B1, ..., RBLn/Bn), 비트 라인쌍들사이에 연결된 메모리 셀들(MC), 좌측의 비트 라인쌍들사이에 각각 연결된 센스 증폭기들(54-1, 54-2, ..., 54-(2n+1), 54-(2n+2)), 우측의 비트 라인쌍들사이에 각각 연결된 센스 증폭기들(50-1, 50-2, ..., 50-(2n+1), 50-(2n+2)), 열 선택신호들(Y0, Y1, ..., Yn)에 각각 응답하여 비트 라인쌍들과 입/출력 라인쌍들(IOL0/B0, IOL1/B1)사이에 데이터의 전송을 제어하기 위한 좌측의 열 선택 스위치들(56-1, 56-2, ..., 56-(n+1)), 및 열 선택신호들에 각각 응답하여 비트 라인쌍들과 입/출력 라인쌍들(IOL2/B2, IOL3/B3)사이에 데이터의 전송을 제어하기 위한 우측의 열 선택 스위치들(52-1, 52-2, ..., 52-(n+1))로 구성되어 있다.
도4에 나타낸 구성의 동작을 설명하면 다음과 같다.
리드 명령이 입력되고, 2비트의 행 어드레스에 응답하여 블록 제어신호(C0)가 발생되어 메모리 셀 어레이 블록(10-1)이 선택되고, 워드 라인(WL0) 및 열 선택신호(Y0)가 발생된다고 하면, 워드 라인(WL0)에 연결된 메모리 셀들로 부터의 데이터가 리드된다. 그리고, 열 선택신호(Y0)에 응답하여 열 선택 스위치들(52-1, 56-1)이 온되어 비트 라인쌍들(LBL0/B0, RBL0/B0, LBL1/B1, RBL1/B1)로 전송된 데이터가 각각 입/출력 라인쌍들(IOL0/B0, IOL1/B1, IOL2/B2, IOL3/B3)로 전송된다.
라이트 동작은 상술한 리드 명령에 따른 데이터 경로와 반대로 수행된다.
도5는 도3에 나타낸 데이터 입/출력 선택회로의 실시예의 구성을 나타내는 것으로, NMOS트랜지스터들(N1, N2, N3, N4)로 구성된 데이터 입력 선택회로(100), 데이터 입력 드라이버(64), NMOS트랜지스터들(N5, N6, N7, N8)로 구성된 데이터 출력 선택회로(110), 데이터 출력 드라이버(70), 및 AND게이트들(60, 62, 66, 68)로 구성되어 있다.
도5에 나타낸 실시예의 회로는 데이터 입/출력 선택회로(12-1)의 구성을 나타내는 것으로, 라이트 명령 수행시에 라이트 인에이블 신호(WE)에 응답하여 데이터 입력 드라이버(64)가 데이터 입/출력 라인쌍들(DIO0/B0, DIO1/B1)로 부터의 신호를 구동한다. AND게이트들(60, 62)은 라이트 인에이블 신호(WE)와 블록 제어신호(C0)를 논리곱한 신호를 NMOS트랜지스터들(N1, N2, N3, N4)로 인가한다. 따라서, NMOS트랜지스터들(N1, N2, N3, N4)이 온되어 데이터 입력 드라이버(64)의 출력신호들을 각각 입/출력 라인쌍들(IOL0/B0, IOL1/B1)로 전송한다.
리드 명령 수행시에 AND게이트들(66, 68)은 리드 인에이블 신호(RE)와 블록제어신호(C0)를 논리곱한 신호를 NMOS트랜지스터들(N5, N6, N7, N8)로 인가한다. 따라서, NMOS트랜지스터들(N5, N6, N7, N8)이 온되어 입/출력 라인쌍들(IOL0/B0, IOL1/B1)로 부터의 데이터를 전송한다. 데이터 출력 드라이버(70)는 리드 인에이블 신호(RE)에 응답하여 NMOS트랜지스터들(N5, N6, N7, N8)로부터 전송된 데이터를 각각 데이터 입/출력 라인쌍들(DIO0/B0, DIO1/B1)로 전송한다.
도시하지는 않았지만, 데이터 입/출력 선택회로(12-2)는 동일한 구성을 가지며, 단지 AND게이트들(60, 62)로 블록 제어신호(C0)대신에 블록 제어신호들(CO)와 (C1)을 논리합한 신호를 각각 인가하고, AND게이트들(66, 68)로는 블록 제어신호(C0)대신에 블록 제어신호들(C1)과 (C2)를 논리합한 신호를 각각 인가한다. 즉, 나머지 데이터 입/출력 선택회로들은 도5에 나타낸 회로의 제어신호(CO)대신에 다른 제어신호들을 인가하여 구성하면 된다.
따라서, 도3에 나타낸 반도체 메모리 장치는 입/출력 센스 증폭기들로부터 데이터 입/출력 패드들로의 데이터 전송 선로의 길이 차이에 따른 스큐가 제거될 수 있다. 또한, 데이터 입/출력 선택회로들의 개수가 도2에 나타낸 회로에 비하여 반으로 줄어들게 되고, 도1에 나타낸 회로와는 달리 상하에 교대로 배치함으로써 레이아웃 면적이 줄어들게 된다.
도6은 본 발명의 다른 실시예의 반도체 메모리 장치의 레이아웃을 나타내는 것으로, 도5에 나타낸 반도체 메모리 장치와 데이터 입/출력 선택회로들의 구성이 다르다. 도6에 나타낸 데이터 입/출력 선택회로들(22-1, 22-2, ..., 22-18)은 위쪽에 배치되어 있고, 데이터 입/출력 선택회로들(22-19, 22-20, ..., 22-36)은 아래쪽에 배치되어 있다.
즉, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)에 인접하는 2쌍의 입/출력 라인쌍들의 한쌍은 위쪽의 데이터 입/출력 라인쌍에 연결되고, 다른 한쌍은 아래쪽의 데이터 입/출력 라인쌍에 연결되도록 구성되어 있다.
메모리 셀 어레이 블록들을 제어하기 위한 블록 제어신호들(C0, C1, C2, C3)의 발생은 도3에 나타낸 블록 제어신호들의 발생방법과 동일하다. 그리고, 메모리 셀 어레이 블록이 선택되면, 선택된 메모리 셀 어레이 블록의 좌우측의 데이터 입/출력 선택회로들이 인에이블된다. 예를 들어 설명하면, 메모리 셀 어레이 블록(10-1)이 선택되면 데이터 입/출력 선택회로들(20-1, 20-19, 20-2, 20-20)이 인에이블된다. 그리고, 메모리 셀 어레이 블록(10-4)이 선택되면 데이터 입/출력 선택회로들(20-5, 20-6, 20-23, 20-24)이 인에이블된다.
도7은 도6에 나타낸 반도체 메모리 장치의 데이터 입/출력 선택회로의 실시예의 회로도로서, 메모리 셀 어레이 블록(10-1)의 왼쪽에 위치한 데이터 입/출력 선택회로(20-1)를 나타내는 것이다.
데이터 입/출력 선택회로(20-1)는 NMOS트랜지스터들(N9, N10)로 구성된 데이터 입력 선택회로(120), 데이터 입력 드라이버(82), NMOS트랜지스터들(N11, N12)로 구성된 데이터 출력 선택회로(130), 데이터 출력 드라이버(86), 및 AND게이트들(80, 84)로 구성되어 있다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
라이트 명령 수행시에 라이트 인에이블 신호(WE)에 응답하여 데이터 입력 드라이버(82)가 데이터 입/출력 라인쌍(DIO0/B0)으로 부터의 신호를 구동한다. AND게이트들(80)은 라이트 인에이블 신호(WE)와 블록 제어신호(C0)를 논리곱한 신호를 NMOS트랜지스터들(N9, N10)로 인가한다. 따라서, NMOS트랜지스터들(N9, N10)이 온되어 데이터 입력 드라이버(82)의 출력신호들을 각각 입/출력 라인쌍(IOL0/B0)으로 전송한다.
리드 명령 수행시에 AND게이트들(84)은 리드 인에이블 신호(RE)와 블록제어신호(C0)를 논리곱한 신호를 NMOS트랜지스터들(N11, N12)로 인가한다. 따라서, NMOS트랜지스터들(N11, N12)이 온되어 입/출력 라인쌍(IOL0/B0)으로 부터의 데이터를 전송한다. 데이터 출력 드라이버(70)는 리드 인에이블 신호(RE)에 응답하여 NMOS트랜지스터들(N11, N12)로부터 전송된 데이터를 각각 데이터 입/출력 라인쌍(DIO0/B0)으로 전송한다.
도시하지는 않았지만, 데이터 입/출력 선택회로(20-19)는 데이터 입/출력 선택회로(20-1)와 동일한 구성을 가지며, 데이터 입/출력 선택회로들(20-2, 20-20)은 AND게이트(80, 84)로 블록 제어신호(C0)대신에 블록 제어신호들(CO)와 (C1)을 논리합한 신호를 각각 인가하고, 데이터 입/출력 선택회로들(20-3, 20-21)은 AND게이트(80, 84)로 블록 제어신호(C0)대신에 블록 제어신호들(C1)과 (C2)를 논리합한 신호를 각각 인가한다. 그리고, 나머지 데이터 입/출력 선택회로들은 도5에 나타낸 회로의 제어신호(CO)대신에 다른 제어신호들을 인가하여 구성하면 된다.
따라서, 도6에 나타낸 반도체 메모리 장치는 도3에 나타낸 반도체 메모리 장치와 마찬가지로 입/출력 센스 증폭기들로부터 데이터 입/출력 패드들로의 데이터 전송 선로의 길이 차이에 따른 스큐가 제거될 수 있으며, 데이터 입/출력 선택회도들을 상하로 교대로 배치함으로써 레이아웃 면적을 줄일 수 있다.
상술한 실시예는 하나의 단위의 구성만을 나타내는 것으로, 도3 및 도6에 나타낸 반도체 메모리 장치의 레이아웃은 가로 방향 또는 세로 방향으로 반복적으로 배치되거나, 가로 및 세로 방향으로 반복적으로 배치된다.
본 발명은 상술한 실시예에만 국한되지 않으며, 본 발명의 정신과 사상을 벗어나지 않는 범위내에서 다양한 변경과 수정이 가능하다.
따라서, 본 발명의 반도체 메모리 장치는 입/출력 센스 증폭기와 데이터 입/출력 패드들사이의 데이터 전송 선로의 길이 차이에 따른 스큐를 제거할 수 있다.
또한, 데이터 입/출력 선택회로들을 메모리 셀 어레이 블록들의 상하에 교대로 배치함으로써 레이아웃 면적을 줄일 수 있다.

Claims (20)

  1. 좌우에 배열된 복수개의 메모리 셀 어레이 블록들을 구비한 제1 및 제2의 메모리 셀 어레이 그룹들;
    상기 제1 및 제2의 메모리 셀 어레이 그룹들의 블럭들과 동일한 방향으로 배치하며 열 어드레스를 디코딩하여 발생된 열 선택신호들을 상기 제1 및 제2메모리 셀 어레이 그룹들로 인가하기 위한 열 어드레스 디코더;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 배열된 소정수의 입/출력 라인쌍을 구비한 복수개의 입/출력 라인 그룹들;
    상기 제1 및 제2의 메모리 셀 어레이 그룹들의 상하에 각각 배열된 소정수의 데이터 입/출력 라인들을 구비한 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들;
    상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 부터의 데이터를 각각 증폭하여 전송하거나 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 데이터를 각각 증폭하여 전송하기 위한 제1, 2, 3, 및 4데이터 입/출력 센스 증폭수단들; 및
    상기 복수개의 입/출력 라인 그룹들과 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들사이의 데이터의 입/출력을 제어하기 위하여 상기 복수개의 메모리 셀 어레이 블록들의 좌우에 상하로 번갈아가면서 배치된 복수개의 데이터 입/출력 선택회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 가로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 세로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 가로 및 세로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이 그룹들은
    블록 제어신호에 응답하여 좌우의 두 개씩의 메모리 셀 어레이 블록들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1그룹의 메모리 셀 어레이 블록은
    상기 제1그룹의 메모리 셀 어레이 블록이 인에이블되면 상기 메모리 셀 어레이 블록의 좌우에 상하로 배열된 상기 데이터 입/출력 선택회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제2그룹의 메모리 셀 어레이 블록은
    상기 제2그룹의 메모리 셀 어레이 블록이 인에이블되면 상기 메모리 셀 어레이 블록의 좌우에 상하로 배열된 상기 데이터 입/출력 선택회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제1, 2, 3, 및 4데이터 입/출력 그룹들 각각은
    4개의 데이터 입출력 라인쌍으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 복수개의 입/출력 라인 그룹들 각각은
    2개의 입/출력 라인쌍으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이 블록들 각각은
    복수개의 워드 라인들;
    복수개의 비트 라인쌍들;
    상기 복수개의 워드 라인들과 상기 복수개의 비트라인쌍들사이에 각각 연결된 복수개의 메모리 셀들; 및
    상기 열 선택신호에 응답하여 상기 복수개의 메모리 셀들의 4쌍의 비트 라인쌍과 상기 좌측에 위치한 2쌍의 입/출력 라인쌍 및 상기 우측에 위치한 2쌍의 입/출력 라인쌍사이의 데이터의 전송을 제어하기 위한 복수개의 열 선택 스위치들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 좌우에 배열된 복수개의 메모리 셀 어레이 블록들을 구비한 제1 및 제2의 메모리 셀 어레이 그룹들;
    상기 제1 및 제2의 메모리 셀 어레이 그룹들들의 블럭들과 동일한 방향으로 배치되어 열 어드레스를 디코딩하여 발생된 열 선택신호들을 상기 제1 및 제2메모리 셀 어레이 그룹들로 인가하기 위한 열 어드레스 디코더;
    상기 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 배열된 소정수의 입/출력 라인쌍을 구비한 복수개의 입/출력 라인 그룹들;
    상기 제1 및 제2의 메모리 셀 어레이 그룹들의 상하에 각각 배열된 소정수의 데이터 입/출력 라인들을 구비한 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들;
    상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 부터의 데이터를 각각 증폭하여 전송하거나 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들로 데이터를 각각 증폭하여 전송하기 위한 제1, 2, 3, 및 4데이터 입/출력 센스 증폭수단들; 및
    상기 복수개의 입/출력 라인 그룹들과 상기 제1, 2, 3, 및 4데이터 입/출력 라인 그룹들사이의 데이터의 입/출력을 제어하기 위하여 상기 복수개의 메모리 셀 어레이 블록들 각각의 좌우에 각각 상하로 배치된 소정수의 데이터 입/출력 선택회로들을 구비한 복수개의 데이터 입/출력 선택그룹들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 가로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 세로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 반도체 메모리 장치는
    상기 장치의 구성과 동일한 구성을 가로 및 세로 방향으로 소정수 더 배열한 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 메모리 셀 어레이 그룹들은
    블록 제어신호에 응답하여 좌우의 두 개씩의 메모리 셀 어레이 블록들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 제1그룹의 메모리 셀 어레이 블록은
    상기 제1그룹의 메모리 셀 어레이 블록이 인에이블되면 상기 메모리 셀 어레이 블록의 좌우에 각각 상하로 배열된 상기 소정수의 데이터 입/출력 선택회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 제2그룹의 메모리 셀 어레이 블록은
    상기 제2그룹의 메모리 셀 어레이 블록이 인에이블되면 상기 메모리 셀 어레이 블록의 좌우에 각각 상하로 배열된 상기 소정수의 데이터 입/출력 선택회로들이 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 제1, 2, 3, 및 4데이터 입/출력 그룹들 각각은
    4개의 데이터 입출력 라인쌍으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  19. 제11항에 있어서, 상기 복수개의 입/출력 라인 그룹들 각각은
    2개의 입/출력라인쌍으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  20. 제11항에 있어서, 상기 메모리 셀 어레이 블록들 각각은
    복수개의 워드 라인들;
    복수개의 비트 라인쌍들;
    상기 복수개의 워드 라인들과 상기 복수개의 비트라인쌍들사이에 각각 연결된 복수개의 메모리 셀들; 및
    상기 열 선택신호에 응답하여 상기 복수개의 메모리 셀들의 4쌍의 비트 라인쌍과 상기 좌측에 위치한 2쌍의 입/출력 라인쌍 및 상기 우측에 위치한 2쌍의 입/출력 라인쌍사이의 데이터의 전송을 제어하기 위한 복수개의 열 선택 스위치들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481174B1 (ko) * 2002-08-02 2005-04-07 삼성전자주식회사 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치
US7580294B2 (en) 2006-02-13 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor memory device comprising two rows of pads
US7675777B2 (en) 2006-01-03 2010-03-09 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device using adjacent bit lines for data transmission and method of driving the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721547B1 (ko) * 2003-12-29 2007-05-23 주식회사 하이닉스반도체 고속으로 데이터 엑세스를 하기 위한 반도체 메모리 장치
KR100533977B1 (ko) * 2004-05-06 2005-12-07 주식회사 하이닉스반도체 셀영역의 면적을 감소시킨 반도체 메모리 장치
KR20100091640A (ko) * 2009-02-11 2010-08-19 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법
US20220320000A1 (en) * 2021-04-05 2022-10-06 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0454998B1 (en) 1990-03-28 1995-11-08 Nec Corporation Semiconductor memory device
KR0164359B1 (ko) * 1995-09-06 1999-02-18 김광호 싸이클시간을 감소시키기 위한 반도체 메모리 장치
KR0184461B1 (ko) * 1995-12-21 1999-04-15 김광호 반도체 메모리 장치의 대기전류 검출회로
US6144604A (en) * 1999-11-12 2000-11-07 Haller; Haggai Haim Simultaneous addressing using single-port RAMs

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481174B1 (ko) * 2002-08-02 2005-04-07 삼성전자주식회사 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치
US7675777B2 (en) 2006-01-03 2010-03-09 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device using adjacent bit lines for data transmission and method of driving the same
US7580294B2 (en) 2006-02-13 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor memory device comprising two rows of pads

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