TW480702B - Integrated circuits having reduced timing skew among signals transmitted therein using opposingly arranged selection circuits - Google Patents

Integrated circuits having reduced timing skew among signals transmitted therein using opposingly arranged selection circuits Download PDF

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TW480702B
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Joong-Keun Jung
Jae-Yeon Youn
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Samsung Electronics Co Ltd
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Description

五、發明說明（1) 本發明一# 中元件之配置又有° ί體電路、.之範嘴，而更护 有關。 更守別是和積體電路 於-積體電路傳 送較遠或較近距祕 號間可因〜些仁％ 中之二資料户％而產生時序偏移。^/較其它信號傳 墊，該。“3不同路徑送至該積體電°路若一積體電路 是，當該積體：：可在不同時間到達該ί料：憶體之輪出 信號可能需傳：ί配置占據-晶片較多面产s:不幸的 k較退。例如當積體恭 私日$，該資料 ::匕含更多儲存單元行列。結果J儲二己體容量增加， 來不同儲存單元行列f料信號 ^單元行列增加， 圖1之方塊圖說明一積體電路之傳、'运~間差可能增加。 列10-1至10-1 6之架構為左側包含节儲2置。儲存單元行 1 0-8及右側包含儲存單元行列丨〇_/至存=兀行列丨〇 —丨至 一中央區域之列位址解碼器16分隔。 认由位於其間 行列 10_1、10-2 IOL0/B0至I0L7/B7位於左側儲存單元^二/:出線（I〇L)對 輸出線對位於右側^:。’。及該輪入/ 位於個別儲存單以亍列間之丨〇 L對由相鄰之儲早=了元列間。 共用。例如，位於該儲存單元行列1〇_丨、1〇_2^ :列 I OL2/B2及I 0L3/B3由之共用，以將資料供至及自'。一 、丄υ 一乙° 資料線對DIOLO/BO至DIOL3/B3水平配置於左側儲存單 行列1 0-1至1 0-8上。資料線對DI0L4/B4至DI0L7/B7水平 ^ 1 Π _ 1 . 1 Π _ Ο « 仔單元 480702 五、發明說明（2) 置於DIOLO/BO至DIOL3/B3上。資料輸入/輸出線對 DI0L8/B8至DI0L11/B11水-平配置於右側儲存單元行列1 〇 — 9 至10-16上。資料線對DI0L12/B12至DIOL15/B15水平配置 於該輸入/輸出線對DI0L8/B8至DI0L11/B11上。 資料輸入/輸出選擇電路1 2 - 1至1 2 - 9水平配置於該儲存 單元行列1 0 - 1至1 0 - 8及該資料輸入/輸出線對d I 〇 l 〇 / B 0至 DI0L3/B3間。資料輸入/輸出選擇電路12-10至12-18配置 於該儲存單元行列1 0 - 9至1 0 - 1 8及該資料輸入/輸出線對 DI0L8/B8至DIOL11/B11間。輸入/輸出讀出放大器“一！、 1 4 - 3分別和該資料輸入/輸出線對D I 0L 0 /B 0至D I 0L 3 /B 3及 資料輸入/輸出線對DIOL8/B8至DI0L11/B11連接。輸入/輸 出讀出放大器1 4 - 2、1 4 - 4位於該列位址解碼器1 6上並分別 和資料輸入/輸出線對DI0L4/B4至DI0L7/B7及DI0L12/B12 至DIOL15/B15 連接。 如圖1所示’資料輪入/輸出墊Dq〇、DQ1、DQ2、DQ3、 DQ8、DQ9、DQ1 0、DQ11水平且線性配置於該記憶體右上方 及資料輸入 / 輸出墊DQ4、DQ5、DQ6、DQ7、DQ12、DQ13、 DQ1 4、DQ 1 5水平且線性配置於該記憶體右下方。 在一寫入作用’該儲存單元行列丨〇 _丨至丨〇 —丨6回應資料 段控制信號CO、Cl、C2及C3將資料由該輸入/輸出線對轉 移至位元線對（未顯示）。在讀出作用，該儲存單元行列 10-1至10-16由位元線對轉移資料至該輸入/輸出線對。通 常可利用一行位址信號產生該資料段信號c〇至㈡。該列位 址解碼器1 6將一列位址解碼以產生列位址選擇信號γ 〇至
第6頁 480702 五、發明說明（3) η。遠貢料輸入/輸出選擇電路控制該資料輸入/輸出線對 及該輸入/輸出線對間資料之傳送。例如，該資料輸入/輸 出選擇電路12-1、12-2在寫入作用將資料由該資料輸入/ 輸出線對 DIOLO/BO、DI〇Ll/Bl、DI〇L2/B2、DI0L3/B3 送至 該輸入/ 輸出線對IOLO/BO、I0L1/B1、I0L2/B2、 I0L3/B3。該資料輸入/輸出選擇電路12-1、12_2在讀出作 用將資料由該輸入/輸出線對10[〇/3〇、I〇u/B]L、 I0L2/B2、I〇L3/B3送至該資料輸入/輸出線、 DI0L1/B1 、DI0L2/B2 、DI0L3/B3 。 產生啟動該資料輸入/輸出選擇電路12-1至12-18之信 號，使和該所選擇儲存單元行列相鄰之輸入/輸出選擇電 路啟動。例如該資料輸入/輸出選擇電路1 2 — 5、1 2 - 1 4分別 位於該儲存單元行列1 〇 _4、1 0 -5及該資料輸入/輸出線對 DIOLO/BO至DIOL3/B3間’及該儲存單元行列— 12、10-13 及該資料輸入/輸出線對D I 0 L 8 / B 8至D I 0 L 1 1 / B 1 1間，因此 在選擇該儲存單元行列資料段1 0 - 4時，使該輸入/輸出線 對I 0 L 0 / B 0、I 0 L 1 / B 1和個別之資料輸入/輸出線對 DIOLO/BO、DI0L1/B1相連，及使該輸入/輸出線對 I 0 L 4 / B 4、I 0 L 5 / B 5分別和該貧料輸入/輸出線對 DI0L4/B4、DIOL5/B5 相連。 該輸入/輸出讀出放大器14-1將來自該資料輸入/輸出線 對0101^0/^0至0101^3/63之資料放大並將該資料輸出至該資 料輸入/輸出墊DQ0、DQ1、DQ2及DQ3，或將由該資料輸入/ 輸出墊DQ0、DQ1、DQ2及DQ3輸入之資料放大並將該資料送
第7頁 480702 五、發明說明（4) 至輸入/輸出線對DIOLO/BO至DI0L3/B3。資料輸入/輸出緩 衝(未顯示）在該輸入/輸出讀出放大器及該資料輸入/輸 出墊間連接。其它輸入/輸出讀出放大器14一2、14-3、 14-4以和上述該輸入/輸出讀出放大器14-1類似方式執 行。 在讀出作用，該列位址解碼器丨6將該列位址解碼以產生 該列選擇信號Y 1至Yn。當啟動該資料段控制信號C0及選擇 該儲存單元行列1 〇 — 1、1 〇 — 5、丨〇 —丨2及丨〇 __丨6時，該儲存單 元行列1 0 -1之字線選擇該儲存單元輸出之資料及列選擇信 號送至該輸入/輸出線對I〇L〇/B〇至i〇L3/B3。該資料輸入/ 輸出選擇電路12-1、12-2分別由該輸入/輸出線對1〇[〇/60 至1〇13/^3送資料至該輸入/輸出線對1)10[〇/^〇至 D I 0 L 3 / B 3。由列選擇k號及該儲存單元行列1 〇 _ 4所選該儲 存單元輸出之資料送至該儲存單元行列丨0 — 5左右側之輸入 /輸出線對I0L4/B7至I0L7/B7。該資料輸入/輪出選擇電路 12-5、12-6分別由該輸入/輸出線對i〇l4/B4至I0L7/B7送 資料至該資料輸入/輸出線對DI0L4/B4至DI0L7/B7。 該儲存單元行列1 〇 -1 2、1 〇 - 1 6及資料輸入/輸出選擇電 路12-14、12-18亦分別由對應之儲存單元送資料至該資料 輸入/輸出線對DI08/B8至DI015/B15。該輸入/輸出^出放 大器14-1、14-2、14-3及14-4由該資料輸入/輸出線對 DIOO/BO至DI015/B1 5送資料至該資料輸入/輸出墊dq〇至 D Q1 5。一般熟於本技術者將知道，相對於上述讀出作用， 寫入作用以反向執行。
^δϋ/UZ 五、發明說明（5) '—"' ------- 你如圖2所不’分割儲存單元行列1 8-1至18-32相對於該列 ^解碼is 1 6- 1、1 6〜2分、.為上及下之左右側。和圖工之儲 ^ ^元行列相比忒分割儲存單元行列分為二較小儲存單 凡仃列，其可由二組列位址信號γΑ〇 —γΑ(η/2)及γβ〇 —γΒ (η/2)存取。 遠列位址解碼Is 1 6〜1、丨6 _ 2配置於該儲存單元行列左及 右侧間之一中央區域。該輸入/輸出線對1〇[/6成對配置於 。儲存單元行列一侧。該儲存單元行列資料段間之輪入/ 輪出對共用。例如，位於該上儲存單元資料段丨8_丨及上儲 存單元行列資料段18-3間之該輸入/輸出線對i〇L2/B2、 I 〇 L 3 / B 3和位於该下儲存單元行列資料段1 § _ 1及下儲存單 兀行列資料段18-4間之輸入/輸出線對1〇[6/^6、I〇L7/B7 共用。 資料輸入/輸出線對〇1〇10/80至〇1013/83水平配置於該 上儲存單元行列上。資料輸入/輸出線DI〇L4/B4至DI0L7/ B7水平配置於該下儲存單元行列下。同樣地，資料輸入/ 輸出線對DIOL8/B8至DI0L1 1/B1 1水平配置於該上儲存單元 行列18-17 、 18-19 、 18-21 、 18-23 、 18-25 、 18-27 、 18-29、18-31上。資料輸入/輸出線對DI0L12/B12至 DIOL15/B15水平配置於該下儲存單元行列18-18、18-20、 18-22、18 - 24、18 - 26、18-28、18-30 下。資料輸入 / 輸出 選擇電路12-1至12-9配置於該儲存單元行列18-1、18-3、 18-5、18-7、18-9、18-11、18-13、18-15 及該資料輸入/ 輸出線對DIOLO/BO至DIOL3/B3間。
第9頁 480702 五、發明說明（6) 資料輸入/輸出選擇電路12-10至12-18配置於該儲存單 元行列18-17、18-19、18-2.1、18-23、18 — 25、18-27、 18-29及18-31及該資料輪入/輸出線對DI0L8/B8至DI0L11/ B11間。資料輸入/輸出選擇電路12-19至12-27配置於該下 儲存單元行列 18-2、18-4、18-6、18-8、18-10、18-12、 18-14、18-16及資料輸入/輸出線對DI0L4/B4至DI0L7/B7 間。資料輸入/輸出選擇電路12-28至12-36配置於該下儲 存單元行列 18-18、18-20、18-22、18-24、18-26、 18-28、18-30、18-32及資料輸入/輸出線對DIOL12/B12至 DI0L15/B15間。輸入/輸出言買出放大器14-1、14 - 2分別和 資料輸入/輸出線對DIOLO/BO至DIOL3/B3及DIOL8/B8至 DIOL1 1/B1 1 相連。 輸入/輸出讀出放大器1 4 - 2、1 4 - 3分別和資料輸入/輸出 線對DI0L4/B4 至DI0L7/B7 及DI0L12/B12 至DIOL15/B15 相 連。該第一資料輸入/輸出墊DQ0、DQ1、DQ2、DQ3、DQ8、 DQ9、DQ1 0、DQ1 1線性配置於該資料輸入/輸出線對DIOL8/ B8至DI0L11/B11上，而第二輸入/輸出墊DQ4、DQ5、DQ6、 DQ7、DQ12、DQ13、DQ14、DQ15線性配置於該資料輸入/輸 出線對DI0L12/B12至DIOL15/B15下。也就是說圖2所示之 儲存配置具有上下對稱配置。 遠列位址解碼器1 6 - 1、1 6 - 2同時作用，因此啟動該儲存 單元行列。例如當啟動該資料段控制信號C 0及選擇該儲存 單元行列 18-1、18-2、18-9、18-10、18-23、18-24、 1 8 - 3 1、1 8 - 3 2時，資料經由該資料輸入/輸出選擇電路
第10頁 牝0702 發明說明（7) ^:1 L12-2、12-19、12 —20、12 —5、12 —6、12-23、12-24 泫貢料輸入/輸出選擇電路12一13、12-14、12n、 +12 —17、12 —18、、i2-36 送至該相關資料輸 入/輸出線對。 ，避免該資料輸入/輸出選擇電路之作用衝突，只有一 路二:;個別資料輸入/輪出線相連之資料輸入/輸出選擇電 122^作/ °例如’該資料輸人/輸出選擇電路12-1、 12-18及12一31、— 貝枓輸入/輸出選擇電路12一、 φ ^ ^ 可同時作用。替代地該資料輸入/輸 出廷擇電路12-19、12-20力19 p; 乂貝才十卻 出選擇#跤1? π 及12 一5、12一6及該資料輸入/輸 k 揮 ι 路12-35、12-36 及 1 〇 !, 列位址位元可用來產生3用、12:14可同時作用。-電路之信號。 王制作用之貧料輪入/輸出選擇 依照圖2所示之積體電路儲 選擇電路、資料輸入/輸出月，因該資料輸入/輸出 置上下對稱，故可降低該 貪料輸入/輸出選擇電路數目:負載^蚪序偏移。但因該 電路所占之總區域可能增加。Λ圖1之貫施例增加，該積體 當積體電路儲存容量， _ > 諸存單元行列之附近電路早凡行列數目及控制該 裝置容量增加時，該儲存單元=增加。當該半導體儲存 近電路所占區域可能無法 二：所占區域可降低，但 ::…區域以：積需能容許-積體 之日寸序偏移量。 肢笔取中所送信號間
480702 五、發明說明（8) 因此本發 本發明之 序偏移。 本發明之 低積體電路 於一不分 電路具備本 不分割儲存 電路放大器 電路不同部 降低該二信 本發明一 列之相對側 送時間差。 終端，可降 低。例如， 擇電路可自 本發明另 割儲存單元 少該不分割 明之一目 另一目的 發明概論 的是〜能改良積體電路 是能降低積體電路中 另 目的 中所送信 割儲存單 發明之這 單元行列 所需之傳 份之接腳 號所經之 方面將選 。因此可 另外，變 低選擇電 在該不分 及至不相 一方面， 行列。該 儲存單元 本發明另一方面該 對之單一線電連接。 使該積體電路之總大 是能降低 號間之時 元行列之 些及其它 相對端， 送時間差 電連接， 個別距離 擇電路替 降低不同 更該選擇 路數目， 割儲存單 鄰不分割 導線傳導 導線在相 行列之全 導線成對 各選擇電 小降低。 積體電路之 序偏移。 相對端具有 目的。將該 可降低不同 。例如，若 可由配置個 差降低該二 代置於該不 信號往來相 電路所在之 這可使該積 元行列一終 儲存單元行 該選擇電路 鄰不分割儲 長。 形成。各選 路之大小可 之作用。 所送信號間之時 總大小，同時降 選擇電 選擇電 信號往 二信號 別之選 信號時 分割儲 關放大 不分割 體電路 端彼此 列提供 資料出 存單元 路之積體 路置於該 返該積體 和該積體 擇電路以 序偏移。 存單元行 器所需傳 儲存單元 總大小降 相鄰之選 資料。 入該不分 間延伸至 擇電路和該導線 因此降低，這可
第12頁 480702 發明說明（9) 實：例 圖說明積體電路儲存元件傳統配置之-第- 實Γ例之方塊圖說明積體電路儲存元件傳統配置之-第二 儲二-之#方塊$圖5兄明依照本發明—第一實施例之積體電路 城存兀件配置； 崎 Ξ二疋ί 3之儲存單元行列方塊圖； 二之簡圖况明圖3所示之資料輸入/輸出選擇電路； 儲二-之方塊圖呪明依照本發明一第二實施例之積體電路 傾存7L件配置；以及 圖7疋圖6之貧料輪入/輸出選擇電路簡圖。 务明較佳實施例詳述 行$月以下 > 知顯示本發明較佳實施例之附圖較完全進 =施=明可以許多不同形式實施，且不應受在： 本技術者將々八主：這些貫施例是要使本文完整，對精於 相似之：：：王、楚本發明之範圍。，文相似之數字表示 之方塊圖說明依照本發明一第 ，存元件配置。依照圖3,不分割儲存單元行列"二：路 擇=二輸=出線I〇L°/B°M〇L15/B15自&至資料選 元行 ~1δ儲存/擷取資料至及自該不分割儲存單 @ 16。該資料選擇電路20-1至20-1 8靠# > 储存單元行列u^u_16u —及第：相對終端8。罪近该
第13頁 480702 五、發明說明（10) 該資料選擇電路20-1至20-18根據該特 供至資料輸入/輸出接腳Dq〇至叫丨5 、 甩 丁八中丨μ 士 σ。 心貝料位兀位於該個別 不刀』储存早兀行列之第一或第二終端附近。例如， ^ lit DQ7"及至2〇 —1 8位於較近於輪入/輸出墊刚至' 第-蚁^ w Γ 該不分割儲存單元行列U—1至n-】6之 於該不分割儲存單元行列之第一；= ^ 輸出墊DQ0至DQ3及Dq8sDqU位於圖3右上角口貝枓輸入/ 一在一較佳實施例，該資料選擇電路2〇_1 不：一替:?方式位於該不分割儲存單元行列11 -1二圖3所 之弟一及第二終端。換言之，資料選 -1 6 分割儲存單元行列u_丨至u_16之第一及^亚未*近各不 如，該資料選擇電路20 — i位於該不分割儲弟—。。、冬端。例 】之弟—終端，其經由IOL0/B0及I〇Ll/B1送/早丁列U — 1 1至及自該不分割儲存 =貝料位元0及 位於該不分割儲存單元請:—丨：；”:；電路 由I0L4/B4及^ - 昂一終端，其姑 儲存單元行：;。5…料位元4及5至及自該不分； 罩將該資料選擇電路2〇-1至20-18置於靠近竽 "―1至"Μ之第-或第二相對；儲存 /1)2 友、發明說明（11) 車父佳實施例’本發明降低該資料選擇電路數目為圖2傳統 記憶體所用之一半。
再次參照圖3，輸入/輸出線wlo/BO至I0L15/B15在該不 分割儲存單元行列1 1〜1至丨丨_丨6間由該第一終端延伸至該 第二終端。資料輸入/輸出線1)1〇[〇/6〇至1)1〇[15/^5提供 貪料由及至I/O讀出放大器14 —丨至14_4至及自該資料選擇 電路2 0-1至2〇-16。例如，1)101^0/^0至0101^3/63分別在寫 續作用中自及至I/O讀出放大器丨么一丨提供資料位元〇_3至及 自该資料選擇電路2 0〜1至2 〇 - 5。資料位元0 - 3自及至圖3右 上角之DQ0至DQ 3供至及自該I/O讀出放大器14-1。 圖4是圖3該儲存單元行列1 1 -1之方塊圖。依照圖4，該 輪入/ 輸出線對IOLO/BO、I0L1/B1、I0L4/B4、IOL5/B5 分 別配置於該儲存單元行列丨丨-丨之左及右側。該儲存單元行 列1 1-1包含左位元線對LBL0/B0至LBLn/Bn及右位元線對 KBL0/B0至RBLn/Bn，及將個別之輸入/輸出線對分別經由 讀出放大器54-1至54-(211 + 2)及5 0-1至5 0-(211 + 2)和相關儲
存單元MC相連。資料經由適合之列選擇信號控制之左及右 列選擇開關56-1至56-(n + l)及52-1至52-(n+1)，由及至該 輸入/輸出線對供至及自該讀出放大器。 在讀出作用，回應二行位址位元（選擇該儲存單元行列 貢料段1 1 -1 )產生該資料段控制信號C〇，其控制一字元線 W L 0及該列選擇信號γ 〇，在上面資料由和該字元線⑺〇相連 之儲存單元讀出。回應該列選擇信號γ 〇，打開列選擇開關 52 —1、56-1，及該位元線對LBLO/BO、RBL0/B0、LBL1/
第15頁 480702
五、發明說明（12) B 1、R B L 1 / B 1之資料啟動’並分別送至該輸入/輸出線對 IOLO/BO、I0L1/B1、IOL2VB2、IOL3/B3。精於本技術者將 知道資料以類似方式輸出至輸入/輪出線對I〇L4/B4、 ； IOL5/B5 。 圖5之簡圖說明圖3之資料輸入/輸出選擇電路2〇_1。依 只?、圖5 ’遠資料輸入/輸出選擇電路2 〇 _ 1包含一寫入資料開 關1 00，其包含NM0S電晶體Nl、N2、N3、N4，當該資料段 控制信號C0在一寫入作用（WE)中經由反及閘60、62選擇該 不分割儲存單元行列1 1 -1時，將該輸入/輸出線對 I〇L 0 / B 0、I 0 L1 / B 1和一資料輸入驅動器6 4 |馬合。該資料輪 入驅動器傳送該耦合資料至該資料輸入/輸出線對 DIOLO/BO 、 DIOL1/B1 。 在讀出作用中，資料輸出驅動器7 0由該資料輸入/輸出 線對DIOLO/BO、DI0L1/B1經由一讀出資料開關1 10送資料 至該輸入/輸出線對IOLO/BO、IOL1 / B1 ，該開關包含NMOS 電晶體N5、N6、N7、N8，在讀出作用（RE)中經由反及閘 6 6、6 8受該資料段控制信號C0控制。
圖6之方塊圖說明依照本發明一第二實施例之積體電路 儲存元件配置。如圖6所示，分配資料輸入/輸出選擇電路 22-1至22-18各和單一輸入/輸出線對連接及靠近該不分割 儲存單元行列1 1 - 1至11 - 1 6之第一或第二終端。在一較佳 實施例，該分配資料選擇電路2 2 - 1至2 2 - 1 8以圖6所示之替 代方式置於該不分割儲存單元行列1 1 -1至1 1 - 1 6之第一及 第二終端。換言之，該分配資料選擇電路並未靠近各不分
第16頁 480702 五、發明說明（13) ' ' 副儲存單元行列1丨—丨至丨丨—丨6之第一及第二終端。例如， 該分配資料選擇電路22 —卜位於該不分割儲存單元行列丨丨〜工 之第一終端’其經由I〇L〇/B〇&I〇L1/B1送/收資料位元〇至 及自該不分割儲存單元行列丨丨—丨。該分配資料選擇電路 2 2 - 1 9位於該不分割儲存單元行列丨丨_ 1之第二終端，其經 由I0L4/B4及IOL5/B5送/收資料位元4至及自該不分割儲存 單元行列1 1 - 1 1。 圖7之簡圖說明圖6之分配資料輸入/輸出選擇電路 2 2-1。依照圖7，該資料輸入/輸出選擇電路22_丨包含一分 配舄入資料開關1 20，其包含NM〇s電晶體Ν9、μ 〇、μ 1、 N 1 2 ^ °亥資料#又控制信號C 0在一寫入作用（w e )中經由反 及閘8 0選擇該不分割儲存單元行列丨丨_丨時，將該輸入/輪 出線對IOLO/BO和一分配資料輸入驅動器84耦合。該分配 貧料輸入驅動器8 2傳送該耦合資料至該資料入/輸出線 對DIOLO/BO 。 在讀出作用中分配資料輸出驅動器8 6由該資料輸入/輪 出線對DIOLO/BO經由一分配讀出資料開關送資料至該輪入 /輸出線對IOLO/BO，該開關包含NM〇s電晶體nii、N12， 讀出作用（RE)中經由反及閘84受該資料段控制信號㈢控 依照本發明，將 端，可降低不同信 間差。例如，若二 接，該二信號間之 擇電路置於該儲 號往返該積體電路放 信號和該積體電路不 時序偏移可由配置該 存單元行列相對終 大器所需之傳送時 同部份之接腳電連 個別之選擇電路使 480702 五、發明說明（14) 該二信號行經之個別距離差降低而降低。 在圖式及規定中揭示之、.本發明標準實施例雖使用特定之 項目，這只是做為一般之描述而非限制，本發明之範圍將 由以下申請專利範圍訂定。
第18頁 480702 案號 88108205
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Claims (1)

  1. 480702 案號 88108205 曰 修正 六、申請專利範圍 1 . 一種積體電路記 多 分割多 第二 2. 選擇 相對 3. 選擇 終端 鄰電 4. 多個 儲存 行列 個不 儲存 個選 相對 如申 電路 終端 如申 電路 ，提 路。 如申 導線 TJO — 早兀 之相 分割儲存單 單元行列之 擇電路，位 終端並提供 請專利範圍 替代置於該 〇 請專利範圍 之相鄰電路 供資料往返 憶體，包括： 元行列，用以儲存及擷取供至該等不 資料； 於該等不分割儲存單元行列之第一及 資料往返該等不分割儲存單元行列。 第1項之積體電路記憶體，其中該等 等不分割儲存單元行列之第一及第二 第1項之積體電路記憶體，其中該等 位於該等不分割儲存單元行列之第一 該等不分割儲存單元行列之所選不相 請專利範圍 用以來回傳 行列之間， 第1項之積體電路記憶體，另外包含 導資料於該等選擇電路及該等不分割 其中該等導線自該等不分割儲存單元 鄰行列第一終端及該等不分割儲存單元行列之相 而在該等不分割儲存單元行列之相鄰 鄰行列第二相對終端 行列間延伸。 5.如申請專利範圍 導線包含多個導線對 中單一線電連接。 6 .如申請專利範圍 不分割儲存單元行列 多個第二不分割儲存 第4項之積體電路記憶體，其中該等 ，其中該等選擇電路各和該等導線對 第1項之積體電路記憶體，其中該等 包含多個第一不分割儲存單元行列及 單元行列，其中該等第一及第二不分
    O:\58\58528.ptc 第20頁 480702 _案號88108205 夕/年 > 月1日 修正__ 六、申請專利範圍 割儲存單元行列由一中央區域分隔，其中該等選擇電路包 含：多個第一選擇電路靠近該等第一不分割儲存單元行 列；及多個第二選擇電路靠近該等第二不分割儲存單元行 列，該積體電路包含： 一列位址解碼器，和該等第一及第二儲存單元行列電連 接，其中該列位址解碼器根據供至該積體電路記憶體之列 位址，提供列選擇信號至該等第一及第二儲存單元行列； 多個資料輸入/輸出線，和該等選擇電路電連接，其中 該等資料輸入/輸出線傳導輸入/輸出資料； 多個放大器，和該等資料輸入/輸出線電連接，將供至 該積體電路記憶體之寫入資料放大及將供至該等選擇電路 之讀出資料放大，其中該等放大器配置於該列位址解碼器 附近；以及 多個該積體電路記憶體之第一接腳，用以提供至少一寫 入資料至該等放大器及讀出資料自該等放大器，其中該等 第一接腳靠近該等不分割儲存單元行列第一終端附近；以 及 多個該積體電路記憶體之第二接腳，用以提供至少一寫 入資料至該等放大器及讀出資料自該等放大器，其中該等 第二接腳靠近該等不分割儲存單元行列第二相對終端附 近。 7 ·如申請專利範圍第6項之積體電路記憶體，其中所選 之不分割儲存單元行列對於該等第一及第二不分割儲存單 元行列啟動。
    O:\58\58528.ptc 第21頁 480702 _案號88108205 彳/年^月日 修正_ 六、申請專利範圍 8 .如申請專利範圍第1項之積體電路記憶體，其中該等 不分割儲存單元行列各包含： 多個字元線； 多個導線對； 多個儲存單元，和該等字元線及該等導線對電連接；以 及 多個列選擇開關，和該等導線對及該等字元線電連接。 9 .如申請專利範圍第8項之積體電路記憶體，其中該等 列選擇開關包含： 一第一列選擇開關對，提供資料至和該不分割儲存單元 行列相鄰之第一導線；以及 一第二列選擇開關對，提供資料至和該不分割儲存單元 行列相鄰之第二導線。 1 0 . —種積體電路記憶體，包含多個不分割儲存裝置用 以儲存及擷取供至該等不分割儲存裝置之資料，其中該資 料利用多個位於該等不分割儲存裝置第一及第二相對終端 之選擇裝置被存取於該等不分割儲存裝置。 1 1.如申請專利範圍第1 0項之積體電路記憶體，其中該 等選擇裝置替代位於該等不分割儲存裝置之第一及第二相 對終端。 1 2.如申請專利範圍第1 0項之積體電路記憶體，其中該 等選擇裝置之相鄰裝置位於該等不分割儲存裝置之第一終 端，提供資料往返該等不分割儲存裝置之所選不相鄰裝 置。
    O:\58\58528.ptc 第22頁 480702 案號 88108205 正 修 六 中 含 圍 範# tnj ο /4Γ ^:個 請3多 中 第 圍 範 利 專 請 以 用 置 裝 導 來， 體 憶 記 路 電 體 積 之 項 包 外 另 等 該 及 置 裝 擇 選 等 該 於 料 資 導 傳 回 儲鄰間 割相置 分之裝 不置鄰 等裝相 該存之 自儲置 置割裝 裝分存 導不儲 傳等割 等該分 該及不 中端等 其終該 一在 置第而 裝置端 元裝終 單鄰對 存相相 儲之二 割置第 分裝置 不存裝 伸 延 該 中 其 體 憶 記 路 電 體 積 之 項 3 ix 第 圍 範 利 專 請 中 如 該 和 各 置 裝 擇 選 等 該 中 其 5 ο 置接 裝連 導電 傳置 個裝 多一 含單 包中 置置 裝裝 導導 ## 等等 該 中 其 體 憶 記 路 電 體 積 之 項 ο r—H 第 圍 範 利 專 請 中 如 第 個 多 及 置 裝 存 儲 割 分 不 1 第 個 多 含 包 置 裝 存 儲 割 分 不 等 置選裝 裝一擇 存第選 儲個二 割多第 分：個 不含多 二包及 第置·， 及裝置 一擇裝 第選存 等等儲 該該割 中中分 其其不 置隔第 裝分等 存域該 儲區近 割央靠 分中置 不一裝 二由擇 :據號 含根信 包將擇 外，選 另接列 路連供 電電提 體置， 積裝碼 該存解 ，儲址 置二位 裝第列 存及之 儲一列 割第體 分等憶 不該記 二和路 第，電 等置體 該裝積 近碼該 靠解至 置 供 列 行 元 單 存 儲 中 其 接 ii 電 置 裝 擇 選 等/ 和輸 ，導 線傳 出線 輸出 一一V/輸 及輸入 一料輸 第資料 等個資 該多等 至 該 料 資 出 輸 接 *-gc il 電 線 出 輸 至 供 將 置 裝 擇 選 等 該 至 供 將 及 /大 入放 輸料 料資 資入 等寫 該之 和體 置憶 裝記 大路 放電 個體 多積 該 附 置 裝 碼 解 該 於 置 配 置 裝 大 放 等 該 中 其 大 放 料 資及 出以 讀； 之近
    O:\58\58528.ptc 第23頁 480702 _案號88108205 令/年 > 月Θ日 修正_ 六、申請專利範圍 多個該積體電路記憶體之第一接腳，用以存取寫/讀資 料於該等放大裝置，其中該等第一接腳靠近該等不分割儲 存裝置第一終端附近；以及 多個該積體電路記憶體之第二接腳，用以存取寫/讀資 料於該等放大裝置，其中該等第二接腳靠近該等不分割儲· 存單元行列第二相對終端附近。
    O:\58\58528.ptc 第24頁
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