KR100724334B1 - 데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성반도체 메모리 장치 및 그의 구동방법 - Google Patents

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Abstract

데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성 반도체 메모리 장치 및 그의 구동방법이 게시된다. 본 발명의 불휘발성 반도체 메모리 장치에서는, 메모리 어레이의 제1측에 배치되는 제1 페이지 버퍼들은 대응하는 데이터 라인과 직접적으로 연결된다. 반면에, 메모리 어레이의 제2측에 배치되는 제2 페이지 버퍼들은 데이터 라인과 직접적으로 연결되지는 않으며, 스위치를 통하여 제1 페이지 버퍼과 연결된다. 즉, 제2 페이지 버퍼들은 제1 페이지 버퍼를 이용하여, 데이터의 독출 및 프로그램이 가능하다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 데이터 라인 상으로 전송되는 데이터 간의 스큐가 저감되며, 레이아웃 면적이 감소된다.
비트라인, 페이지 버퍼, 스큐, 불휘발성, 반도체, 메모리

Description

데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성 반도체 메모리 장치 및 그의 구동방법{NONVOLATILE MEMORY DEVICE USING ADJACENT BITLINE FOR TRANSFERRING DATA AND OPERATING METHOD THEREFOR}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2에서 하나의 쌍을 이루는 제1 및 제2 비트라인 그룹(BL<1>, BL<2>)과 관련되는 구성요소들을 나타내는 도면이다.
도 4는 도 3의 제1 페이지 버퍼의 예를 나타내는 도면이다.
도 5는 도 3의 제2 페이지 버퍼의 예를 나타내는 도면이다.
도 6은 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 독출 방법을 설명하기 위한 플로우챠트이다.
도 7은 도 6의 데이터의 독출 방법에 따른 데이터의 흐름을 나타내는 도면이다.
도 8은 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 프로그램 방법을 설명하기 위한 플로우챠트이다.
도 9는 도 8의 데이터의 프로그램 방법에 따른 데이터의 흐름을 나타내는 도면이다.
도 10은 본 발명의 불휘발성 반도체 메모리 장치에서의 확인독출방법을 설명하기 위한 플로우챠트이다.
도 11 내지 도 14는 도 2에서 제1 페이지 버퍼과 제2 페이지 버퍼(PB<2>) 사이의 다양한 전기적 연결방법의 변형예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
BL<1> 내지 BL<8>: 비트라인 그룹
BLe<1> 내지 BLe<8>: 이븐 비트라인
BLo<1> 내지 BLo<8>: 오드 비트라인
BLc<1> 내지 BLc<8>: 공통 비트라인
PB<1> 내지 PB<8>: 페이지 버퍼
DL: 데이터 라인 SW: 스위치
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 페이지 버퍼는 메모리 어레이의 양측에 배치되고, 데이터 라인은 일측에 배치되는 불휘발성 반도체 메모리 장치 및 그의 구동방법에 관한 것이다.
일반적으로 불휘발성 반도체 메모리 장치는 복수개의 메모리셀들을 포함하는 메모리 어레이, 페이지 버퍼 및 데이터 라인들을 내장한다. 메모리셀들은 각자의 비트라인들을 통하여 데이터를 입출력한다. 페이지 버퍼는 비트라인의 전압레벨에 따른 데이터를 래치하거나, 래치된 데이터를 비트라인의 전압레벨로 반영한다. 페이지 버퍼는 데이터 라인에 데이터를 입출력한다. 이때, 데이터 라인은, 통상적으로 불휘발성 반도체 메모리 장치의 일측에 배치되는 데이터 패드와, 데이터를 송수신한다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다. 도 1에서, 메모리 어레이(10)는 다수개의 비트라인 그룹들(BL<1> 내지 BL<8>)을 포함한다. 이때, 상기 비트라인 그룹들(BL<1> 내지 BL<8>) 각각은 하나의 비트라인 또는 쌍을 이루는 2개의 비트라인으로 형성될 수 있다. 그리고, 도시되지는 않았으나, 상기 비트라인 그룹들(BL<1> 내지 BL<8>) 각각에는, 다수개의 메모리셀들이 연결된다. 각 비트라인 그룹들(BL<1> 내지 BL<8>)에는, 대응되는 각자의 페이지 버퍼들(PB<1> 내지 PB<8>)이 연결된다. 각각의 페이지 버퍼들(PB<1> 내지 PB<8>)은 각자의 데이터 라인들(DL<1> 내지 DL<8>)을 통하여 데이터 입출력부(50)와 연결된다.
이때, 각 페이지 버퍼들(PB<1> 내지 PB<8>)은, 레이아웃의 편의를 위하여, 메모리 어레이(10)의 아래쪽 및 위쪽에 교호적(alternatively)으로 배치된다. 반면 에, 데이터 입출력부(50)는 메모리 어레이(10)의 일측(도 1에서는, 아래쪽)에 배치된다.
그런데, 도 1의 종래의 불휘발성 반도체 메모리 장치에서는, 아래쪽에 배치되는 페이지 버퍼(PB<1>, PB<3>, PB<5>, PB<7>)에 연결되는 데이터 라인(DL<1>, DL<3>, DL<5>, DL<7>)은 상대적으로 짧은 버싱(bussing) 길이를 가지게 되나, 위쪽에 배치되는 페이지 버퍼(PB<2>, PB<4>, PB<6>, PB<8>)에 연결되는 데이터 라인(DL<2>, DL<4>, DL<6>, DL<8>)은 상대적으로 긴 버싱(bussing) 길이를 가지게 된다.
따라서, 데이터 전송시에, 아래쪽의 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>)과 위쪽의 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>) 사이에는, 스큐(skew)가 발생된다. 또한, 위쪽에 배치되는 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>)과 데이터 입출력부(50) 사이의 배선을 위하여, 큰 레이아웃 면적이 소요된다.
결론적으로, 도 1의 종래의 불휘발성 반도체 메모리 장치는, 데이터 라인(DL<1> 내지 DL<8>)에 전송되는 데이터간의 스큐가 발생되며, 큰 레이아웃 면적이 소요된다는 문제점을 지닌다.
본 발명의 목적은 데이터 라인 상으로 전송되는 데이터 간의 스큐를 저감시키며, 레이아웃 면적이 감소시킬 수 있는 불휘발성 반도체 메모리 장치 및 그의 구 동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 불휘발성 반도체 메모리 장치는 서로 이웃하여 배열되는 다수개의 제1 비트라인 그룹들 및 다수개의 제2 비트라인 그룹들을 포함하는 메모리 어레이; 데이터 라인; 각자에 대응하는 상기 제1 비트라인 그룹에 연결되며, 상기 메모리 어레이의 제1측에 배치되는 다수개의 제1 페이지 버퍼들로서, 상기 데이터 라인에 데이터를 송신하는 상기 다수개의 제1 페이지 버퍼들; 각자에 대응하는 상기 제2 비트라인 그룹에 연결되며, 상기 제1측에 대칭되는 상기 메모리 어레이의 제2측에 배치되는 다수개의 제2 페이지 버퍼들; 및 대응하는 상기 제1 비트라인 그룹 및 상기 제2 비트라인 그룹을 통하여, 대응하는 상기 제1 페이지 버퍼와 상기 제2 페이지 버퍼 사이의 데이터 전송을 가능하게 하는 다수개의 스위치들을 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 서로 이웃하여 배열되는 제1 비트라인 그룹 및 제2 비트라인 그룹을 포함하는 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 다른 일면에 따른 불휘발성 반도체 메모리 장치의 구동방법은 상기 제2 비트라인 그룹에 연결되는 메모리셀의 데이터를 제2 페이지 버퍼에 래치하는 A)단계; 상기 A)단계에서 래치된 상기 제2 페이지 버퍼의 데이터를 상기 제1 비트라인 그룹에 연결되는 제1 페이지 버퍼에 덤핑하는 B)단계; 및 상기 B)단계에서 덤핑된 상기 제1 페이지 버퍼를 독출하는 C)단계를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면도 서로 이웃하여 배열되는 제1 비트라인 그룹 및 제2 비트라인 그룹을 포함하는 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 불휘발성 반도체 메모리 장치의 구동방법은 소정의 제2 비트라인 그룹에 연결되는 메모리셀에 프로그램하고자 하는 데이터를 상기 제1 비트라인 그룹에 연결되는 제1 페이지 버퍼에 로딩하는 A)단계; 상기 A)단계에서 로딩된 상기 제1 페이지 버퍼의 데이터를 상기 제2 비트라인 그룹에 대응하는 제2 페이지 버퍼에 덤핑하는 B)단계; 및 상기 B)단계에서 덤핑된 상기 제2 페이지 버퍼의 데이터에 따라 상기 제2 비트라인 그룹에 연결되는 메모리셀을 프로그램하는 C)단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치는 메모리 어레이(110), 다수개의 데이터 라인들(DL<1>, DL<3>, DL<5>, DL<7>), 다수개의 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>), 다수개의 제2 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>) 및 다수개의 스위치들(SW<1>, SW<3>, SW<5>, SW<7>)을 구비한다.
상기 메모리 어레이(110)는 제1 비트라인 그룹들(BL<1>, BL<3>, BL<5>, BL<7>) 및 제2 비트라인 그룹들(BL<2>, BL<4>, BL<6>, BL<8>)을 포함한다. 제1 비트라인 그룹들(BL<1>, BL<3>, BL<5>, BL<7>) 및 제2 비트라인 그룹들(BL<2>, BL<4>, BL<6>, BL<8>)은 서로 이웃하여 나란히 배열된다. 상기 제1 비트라인 그룹들(BL<1>, BL<3>, BL<5>, BL<7>) 및 제2 비트라인 그룹들(BL<2>, BL<4>, BL<6>, BL<8>) 각각에는, 다수개의 메모리셀들이 연결되나, 도면의 간략화를 위하여, 미도시된다.
상기 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>)은 각자에 대응하는 상기 제1 비트라인 그룹들(BL<1>, BL<3>, BL<5>, BL<7>)에 연결된다. 이때, 상기 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>)은 상기 메모리 어레이(110)의 아래쪽에 배치된다. 상기 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>) 각각은 각자에 대응하는 상기 데이터 라인(DL<1>, DL<3>, DL<5>, DL<7>)에 연결되어, 데이터를 송신한다.
상기 제2 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>)은 각자에 대응하는 상기 제2 비트라인 그룹들(BL<2>, BL<4>, BL<6>, BL<8>)에 연결된다. 이때, 상기 제2 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>)은 상기 메모리 어레이(110)의 위쪽에 배치된다.
본 실시예에서, 상기 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>) 및 상기 제2 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>)은 적층(stack) 구조로 배치된다. 이는 레이아웃의 편의를 위한 것이다. 그리고, 데이터 입출력부(150)는 상기 메모리 어레이(110)의 아래쪽에 배치된다.
본 명세서에서는, 상기 메모리 어레이(110)의 아래쪽은 '제1측'으로 불릴 수 있으며, 상기 메모리 어레이(110)의 위쪽은 '제2측'으로 불릴 수 있다. 따라서, 상기 '제1측'과 상기 '제2측'은, 상기 메모리 어레이(110)에 대하여, 서로 대칭된다.
상기 스위치들(SW<1>, SW<3>, SW<5>, SW<7>)은 궁극적으로 대응하는 상기 제1 페이지 버퍼(PB<1>, PB<3>, PB<5>, PB<7>)와 상기 제2 페이지 버퍼(PB<2>, PB<4>, PB<6>, PB<8>) 사이의 데이터를 전기적으로 연결시키도록 제어된다. 바람직하기로는, 상기 스위치들(SW<1>, SW<3>, SW<5>, SW<7>)은 대응하는 상기 제1 비트라인 그룹들(BL<1>, BL<3>, BL<5>, BL<7>)과 상기 제2 비트라인 그룹들(BL<2>, BL<4>, BL<6>, BL<8>) 사이의 전기적 연결을 제어한다.
본 실시예에서, 상기 제2 페이지 버퍼들(PB<2>, PB<4>, PB<6>, PB<8>) 각각 은, 대응하는 상기 스위치들(SW<1>, SW<3>, SW<5>, SW<7>) 및 상기 제1 페이지 버퍼들(PB<1>, PB<3>, PB<5>, PB<7>)을 통하여, 대응하는 상기 데이터 라인(DL<1>, DL<3>, DL<5>, DL<7>)에 데이터를 송신한다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서, 상기 스위치들(SW<1>, SW<3>, SW<5>, SW<7>)은, 도 2에 도시되는 바와 같이, 상기 메모리 어레이(110)의 아래쪽과 위쪽에 교호적으로 배치되는 것이 바람직하다. 이 경우, 상기 스위치들(SW<1>, SW<3>, SW<5>, SW<7>)에 대한 레이아웃이 용이하다.
도 3은 도 2에서 하나의 쌍을 이루는 제1 및 제2 비트라인 그룹(BL<1>, BL<2>)과 관련되는 구성요소들을 나타내는 도면이다.
도 3을 참조하면, 제1 비트라인 그룹(BL<1>)은 이븐 비트라인(BLe<1>), 오드 비트라인(BLo<1>) 및 공통 비트라인(BLc<1>)을 포함한다. 상기 이븐 비트라인(BLe<1>)과 상기 오드 비트라인(BLo<1>)은 각각 이븐 비트라인 선택신호(BLSLTe<1>) 및 오드 비트라인 선택신호(BLSLTo<1>)에 응답하여, 상기 공통 비트라인(BLc<1>)에 선택적으로 연결된다. 그리고, 공통 비트라인(BLc<1>)은, 비트라인 차단신호(BLSHF<1>)에 응답하여, 상기 제1 페이지 버퍼(PB<1>)의 센싱노드(NSEN<1>)에 전기적으로 연결된다.
그리고, 제2 비트라인 그룹(BL<2>)도 이븐 비트라인(BLe<2>), 오드 비트라인(BLo<2>) 및 공통 비트라인(BLc<2>)을 포함한다. 상기 이븐 비트라인(BLe<2>)과 상기 오드 비트라인(BLo<2>)은 각각 이븐 비트라인 선택신호(BLSLTe<2>) 및 오드 비트라인 선택신호(BLSLTo<2>)에 응답하여, 상기 공통 비트라인(BLc<2>)에 선택적으 로 연결된다. 그리고, 공통 비트라인(BLc<2>)은, 비트라인 차단신호(BLSHF<2>)에 응답하여, 상기 제2 페이지 버퍼(PB<2>)의 센싱노드(NSEN<2>)에 전기적으로 연결된다.
그리고, 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>)과 제2 비트라인 그룹(BL<2>)의 이븐 비트라인(BLe<2>)이 인접하여 배치된다.
본 명세서에서는, 하나의 비트라인 그룹에서, 왼쪽에 배치되는 비트라인은 '이븐 비트라인'으로, 오른쪽에 배치되는 비트라인은 '오드 비트라인'으로 정의된다. 그러나, 이는 설명의 편의를 위한 것이며, 이에 따라 본 발명의 권리범위가 한정되지 않는다. 오히려, 왼쪽에 배치되는 비트라인이 '오드 비트라인'으로, 오른쪽에 배치되는 비트라인은 '이븐 비트라인'으로 정의될 수도 있다.
그리고, 상기 스위치(SW<1>)은, 스위칭 신호(VSW)에 응답하여, 제1 비트라인 그룹(BL<1>)과 상기 제2 비트라인 그룹(BL<2>)을 전기적으로 연결한다. 도 3의 실시예에서, 상기 스위치(SW<1>)은 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>)과 상기 제2 비트라인 그룹(BL<2>)의 공통 비트라인(BLc<2>)을 전기적으로 연결한다.
상기 제1 및 제2 비트라인 그룹(BL<1>, BL<2>) 각각의 이븐 비트라인(BLe<1>, BLe<2>)과 오드 비트라인(BLo<1>, BLo<2>)에는, 다수개의 메모리셀들이 연결되어 있으나, 본 명세서에서는, 도면의 간략화를 위하여 미도시된다.
도 4는 도 3의 제1 페이지 버퍼(PB<1>)의 예를 나타내는 도면이다. 도 4를 참조하면, 상기 제1 페이지 버퍼(PB<1>)는 로딩래치부(121), 센싱감지부(127) 및 버퍼선택부(123)를 구비한다.
데이터 프로그램시에, 상기 로딩래치부(121)는 데이터 입력신호(DI) 및 데이터 반전 입력신호(nDI)에 따른 데이터를, 상기 래치단자(NLAT<1>)에 래치하여 저장한다. 상기 메모리셀(미도시)이 '0'으로 프로그램되는 경우에는, 제1 데이터 로딩경로(RD1)을 통하여, "H"의 데이터가 상기 래치단자(NLAT<1>)에 로딩되어 저장된다. 그리고, 상기 메모리셀을 프로그램 금지상태로 하는 경우에는, 제2 데이터 로딩경로(RD2)을 통하여, "L"의 데이터가 상기 래치단자(NLAT<1>)에 로딩되어 저장된다.
한편, 상기 센싱노드(NSEN<1>)는 상기 공통 비트라인(BLc<1>)과 전기적으로 연결될 수 있는 단자로서, 상기 로딩 래치부(121)의 출력을 상기 공통 비트라인(BLc<1>) 쪽으로 안내한다.
따라서, 선택되는 메모리셀을 '0'으로 프로그램하고자 하는 경우에는, 상기 센싱노드(NSEN<1>) 및 상기 공통 비트라인(BLc<1>)은 접지전압(VSS) 쪽으로 제어된다. 그리고, 선택되는 메모리셀을 프로그램 금지상태로 하는 경우에는, 상기 센싱노드(NSEN<1>) 및 상기 공통 비트라인(BLc<1>)은 전원전압(VCC) 쪽으로 제어된다.
상기 버퍼선택부(123)는 버퍼선택신호(PBSLT<1>)에 응답하여, 상기 로딩 래치부(121)에서 출력되는 데이터를 상기 센싱노드(NSEN<1>)을 거쳐 궁극적으로 상기 공통 비트라인(BLc<1>) 쪽으로 제공한다.
상기 센싱감지부(127)는 래치제어신호(LCH<1>)에 응답하여 인에이블된다. 그리고, 상기 센싱감지부(127)는 데이터 독출시에 상기 센싱노드(NSEN<1>), 궁극적으 로 상기 공통 비트라인(BLc<1>)의 데이터에 대응하여, 상기 래치단자(NLAT<1>)의 데이터를 플립시킨다. 상기 래치단자(NLAT<1>)의 데이터는 데이터 라인(DL<1>)으로 제공된다. 도 4에서, 피모스 트랜지스터(125)는 센싱 프리차아지 신호(/PLOAD<1>)에 응답하여, 상기 센싱노드(NSEN<1>)를 전원전압(VCC)로 프리차아지한다.
도 5는 도 3의 제2 페이지 버퍼(PB<2>)의 예를 나타내는 도면이다. 도 5를 참조하면, 상기 제2 페이지 버퍼(PB<2>)는 리셋부(141), 로딩래치부(142), 센싱감지부(143) 및 버퍼선택부(147)를 구비한다.
상기 리셋부(141)는, 리셋신호(RST)에 따라 상기 래치단자(NLAT<2>)가 논리 "L" 상태로 리셋한다. 상기 로딩래치부(142)는 센싱노드(NSEN<2>)의 전압레벨에 따른 데이터를, 상기 래치단자(NLAT<2>)에 래치하여 저장한다.
상기 센싱감지부(143)는 래치제어신호(LCH<2>)에 응답하여 인에이블된다. 그리고, 상기 센싱감지부(143)는 상기 센싱노드(NSEN<2>), 궁극적으로 상기 공통 비트라인(BLc<2>)의 데이터에 대응하여, 상기 래치단자(NLAT<2>)의 데이터를 플립시킨다.
도 5에서, 피모스 트랜지스터(145)는 센싱 프리차아지 신호(/PLOAD<2>)에 응답하여, 상기 센싱노드(NSEN<2>)를 전원전압(VCC)로 프리차아지한다.
한편, 상기 센싱노드(NSEN<2>)는 상기 공통 비트라인(BLc<2>)과 전기적으로 연결될 수 있는 단자로서, 상기 로딩 래치부(142)의 출력을 상기 공통 비트라인(BLc<2>) 쪽으로 안내한다.
상기 버퍼선택부(147)는 버퍼선택신호(PBSLT<2>)에 응답하여, 상기 로딩 래 치부(142)에서 출력되는 데이터를 상기 센싱노드(NSEN<2>)로 제공한다.
도 5의 제2 페이지 버퍼(PB<2>)는, 상기 센싱노드(NSEN<2>) 궁극적으로는 공통 비트라인(BLc<2>)의 전압레벨에 따른 데이터를 래치하여 저장한 후, 다시 센싱노드(NSEN<2>) 궁극적으로는 공통 비트라인(BLc<2>)에 제공한다. 이때, 센싱노드(NSEN<2>) 및 공통 비트라인(BLc<2>)의 전압레벨은 래치되기 전의 상태와 동일하다.
구체적으로 기술하면, 상기 센싱노드(NSEN<2>)의 전압레벨이 접지전압(VSS) 쪽인 경우에는, 상기 래치단자(NLAT<2>)는 "L"의 데이터를 유지된다. 그리고, 상기 버퍼선택신호(PBSLT<2>)가 "H"로 활성화되면, 상기 센싱노드(NSEN)는 상기 래치단자(NLAT<2>)의 데이터에 의하여, 접지전압(VSS) 쪽으로 제어된다.
또한, 상기 센싱노드(NSEN<2>)의 전압레벨이 전원전압(VCC) 쪽인 경우에는, 상기 래치단자(NLAT<2>)는 "H"의 데이터를 래치하여 저장한다. 그리고, 상기 버퍼선택신호(PBSLT<2>)가 "H"로 활성화되면, 상기 센싱노드(NSEN)는 상기 래치단자(NLAT<2>)의 데이터에 의하여, 전원전압(VCC) 쪽으로 제어된다.
정리하면, 본 발명의 불휘발성 반도체 메모리 장치에서는, 제1 페이지 버퍼(PB<1>)은 데이터 라인(DL<1>)과 직접적으로 연결되므로, 데이터를 송신할 수 있다. 반면에, 제2 페이지 버퍼(PB<2>)은 데이터 라인(DL<1>)과 직접적으로 연결되지는 않지만, 스위치(SW<1>)를 통하여 제1 페이지 버퍼(PB<1>)와 데이터를 송수신할 수 있다. 즉, 상기 제2 페이지 버퍼(PB<1>)는 제1 페이지 버퍼(PB<1>)를 이용하여, 데이터를 독출할 수도 있으며, 프로그램할 수도 있다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 독출 방법이 기술된다.
도 6은 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 독출 방법을 설명하기 위한 플로우챠트이며, 도 7은 도 6의 데이터의 독출 방법에 따른 데이터의 흐름을 나타내는 도면이다.
먼저, S210단계에서, 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)의 래치단자(NLAT<1>, NLAT<2>)가 논리 "L"로 리셋된다. 그리고, 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>) 및 센싱 노드들(NSEN<1>, NSEN<2>)은 소정의 전압으로 프리차아지된다.
S220단계에서, 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>)의 메모리셀의 데이터가 각각 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)의 래치단자(NLAT<1>, NLAT<2>)에 래치되어 저장된다(도 7의 (1) 및 (1)' 참조).
S230단계에서, 제1 페이지 버퍼(PB<1>)에 저장된 제1 비트라인 그룹(BL<1>)의 데이터가 독출된다(도 7의 (2) 참조).
S240단계에서, 제1 페이지 버퍼(PB<1>)의 래치단자(NLAT<1>)가 "L"로 2차 리셋된다. 그리고, 상기 센싱노드(NSEN<1>)도 2차 프리차아지된다.
S250단계에서, 제2 페이지 버퍼(PB<2>)에 래치된 제2 비트라인 그룹(BL<2>)의 데이터가 제1 페이지 버퍼(PB<1>)로 덤핑된다(도 7의 (3) 참조). 이때, 전송되는 데이터는 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>) 및 스위치(SW<1>)을 경유한다.
S260단계에서, 제1 페이지 버퍼(PB<1>)에 덤핑된 제2 비트라인 그룹(BL<2>)의 데이터가 독출된다(도 7의 (4) 참조).
정리하면, 본 발명의 불휘발성 반도체 메모리 장치에는, 제2 비트라인 그룹(BL<2>)은, 제1 페이지 버퍼(PB<1>)를 이용하여, 데이터의 독출이 가능하다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 프로그램 방법이 기술된다.
도 8은 본 발명의 불휘발성 반도체 메모리 장치에서의 데이터 프로그램 방법을 설명하기 위한 플로우챠트이며, 도 9는 도 8의 데이터의 프로그램 방법에 따른 데이터의 흐름을 나타내는 도면이다.
먼저, S310단계에서, 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)의 래치단자(NLAT<1>, NLAT<2>)가 논리 "L"로 리셋된다.
S320단계에서, 제2 비트라인 그룹들(BL<2>)의 메모리셀에 프로그램되는 데이터가 제1 페이지 버퍼(PB<1>)의 래치단자(NLAT<1>)에 로딩된다(도 9의 (1) 참조).
S330단계에서, 제1 페이지 버퍼(PB<1>)에 로딩된 데이터가 제2 페이지 버퍼(PB<2>)로 덤핑되어 래치된다(도 9의 (2) 참조). 이때, 전송되는 데이터는 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>) 및 스위치(SW<1>)을 경유한다.
S340단계에서, 제1 비트라인 그룹들(BL<1>)의 메모리셀에 프로그램되는 데이터가 제1 페이지 버퍼(PB<1>)의 래치단자(NLAT<1>)에 로딩되어 래치된다(도 9의 (3) 참조).
S350단계에서, 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)에 래치된 데이터가 각 각 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>)에 덤핑된다(도 9의 (4) 및 (4)' 참조).
이후, S360단계에서, 상기 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>)에 덤핑된 데이터를 이용하여 프로그램이 수행된다.
정리하면, 본 발명의 불휘발성 반도체 메모리 장치에는, 제2 비트라인 그룹(BL<2>)은, 제1 페이지 버퍼(PB<1>)를 이용하여, 데이터의 프로그램이 가능하다.
본 발명의 불휘발성 반도체 메모리 장치에서, 데이터 프로그램 후의 확인독출 방법은 데이터 독출 방법과 유사한다.
도 10은 본 발명의 불휘발성 반도체 메모리 장치에서의 확인독출방법을 설명하기 위한 플로우챠트이다.
먼저, S410단계에서, 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)의 래치단자(NLAT<1>, NLAT<2>)가 논리 "L"로 리셋된다. 그리고, 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>) 및 센싱 노드들(NSEN<1>, NSEN<2>)은 소정의 전압으로 프리차아지된다.
S420단계에서, 제1 및 제2 비트라인 그룹들(BL<1>, BL<2>)의 메모리셀의 데이터가 각각 제1 및 제2 페이지 버퍼(PB<1>, PB<2>)의 래치단자(NLAT<1>, NLAT<2>)에 래치되어 저장된다.
S430단계에서, 제1 페이지 버퍼(PB<1>)에 저장된 제1 비트라인 그룹(BL<1>)의 데이터가 독출된다.
S440단계에서, 제1 비트라인 그룹(BL<1>)에 연결되는 메모리셀들에 대한 프 로그램이 패스로 확인된다.
상기 S440 단계에서 패스로 확인되면, S450단계에서, 제2 페이지 버퍼(PB<2>)에 래치된 제2 비트라인 그룹(BL<2>)의 데이터가 제1 페이지 버퍼(PB<1>)로 덤핑된다.
그리고, S460단계에서, 제1 페이지 버퍼(PB<1>)에 덤핑된 제2 비트라인 그룹(BL<2>)의 데이터가 확인독출된다.
한편, 상기 스위치(SW<1>)에 의한 상기 제1 페이지 버퍼(PB<1>)과 상기 제2 페이지 버퍼(PB<2>)의 전기적으로 연결은 다양한 방법으로 구현될 수 있다.
즉, 도 11에 도시되는 바와 같이, 제1 비트라인 그룹(BL<1>)의 공통 비트라인(BLc<1>)과 상기 제2 비트라인 그룹(BL<2>)의 이븐 비트라인(BLe<2>)을 전기적으로 연결하도록, 상기 스위치(SW<1>)가 변형될 수도 있다.
또한, 도 12에 도시되는 바와 같이, 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>)과 상기 제2 비트라인 그룹(BL<2>)의 이븐 비트라인(BLe<2>)을 전기적으로 연결하도록, 상기 스위치(SW<1>)가 변형될 수도 있다.
또한, 도 13에 도시되는 바와 같이, 제1 비트라인 그룹(BL<1>)의 오드 비트라인(BLo<1>)과 상기 제2 페이지 버퍼(PB<2>)의 센싱노드(NSEN<2>)를 전기적으로 연결하도록, 상기 스위치(SW<1>)가 변형될 수도 있다. 그리고, 도 14에 도시되는 바와 같이, 제1 페이지 버퍼(PB<1>)의 센싱노드(NSEN<1>)와 상기 제2 페이지 버퍼(PB<2>)의 이븐 비트라인(BLe<2>)을 전기적으로 연결하도록, 상기 스위치(SW<1>)가 변형될 수도 있다.
도 11 내지 도 14에서와 같은 스위치(SW<1>)의 위치의 변형에 따른 본 발명의 불휘발성 반도체 메모리 장치의 구동방법은 도 3 및 도 10의 구동방법과 관련되는 기술을 참조하면, 당업자에게는 용이하게 이해될 것이다. 그러므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
상기와 같이, 본 발명의 불휘발성 반도체 메모리 장치에서는, 메모리 어레이의 제1측에 배치되는 제1 페이지 버퍼들은 대응하는 데이터 라인과 직접적으로 연결된다. 반면에, 메모리 어레이의 제2측에 배치되는 제2 페이지 버퍼들은 데이터 라인과 직접적으로 연결되지는 않으며, 스위치를 통하여 제1 페이지 버퍼과 연결된다. 즉, 제2 페이지 버퍼들은 제1 페이지 버퍼를 이용하여, 데이터의 독출 및 프로그램이 가능하다.
본 발명의 불휘발성 반도체 메모리 장치에 의하면, 데이터 라인 상으로 전송되는 데이터 간의 스큐가 저감되며, 레이아웃 면적이 감소된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (11)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    서로 이웃하여 배열되는 다수개의 제1 비트라인 그룹들 및 다수개의 제2 비트라인 그룹들을 포함하는 메모리 어레이;
    데이터 라인;
    각자에 대응하는 상기 제1 비트라인 그룹에 연결되며, 상기 메모리 어레이의 제1측에 배치되는 다수개의 제1 페이지 버퍼들로서, 상기 데이터 라인에 데이터를 송신하는 상기 다수개의 제1 페이지 버퍼들;
    각자에 대응하는 상기 제2 비트라인 그룹에 연결되며, 상기 제1측에 대칭되는 상기 메모리 어레이의 제2측에 배치되는 다수개의 제2 페이지 버퍼들; 및
    대응하는 상기 제1 비트라인 그룹 및 상기 제2 비트라인 그룹을 통하여, 대응하는 상기 제1 페이지 버퍼와 상기 제2 페이지 버퍼 사이의 데이터 전송을 가능하게 하는 다수개의 스위치들을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 다수개의 스위치들 각각은
    대응하는 상기 제1 비트라인 그룹과 상기 제2 비트라인 그룹의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 비트라인 그룹들 및 상기 제2 비트라인 그룹들 각각은
    대응하는 페이지 버퍼의 센싱노드에 전기적으로 연결되는 공통 비트라인; 및
    상기 공통 비트라인에 선택적으로 연결되는 이븐 비트라인 및 오드 비트라인을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 스위치들 중 적어도 어느하나는
    대응하는 상기 제1 비트라인 그룹의 상기 오드 비트라인과 제2 비트라인 그룹의 상기 공통 비트라인의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 스위치들 중 적어도 어느하나는
    대응하는 상기 제1 비트라인 그룹의 상기 공통 비트라인과 제2 비트라인 그룹의 상기 이븐 비트라인의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 스위치들 중 적어도 어느하나는
    대응하는 상기 제1 비트라인 그룹의 상기 오드 비트라인과 제2 비트라인 그룹의 상기 이븐 비트라인의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제3 항에 있어서, 상기 스위치들 중 적어도 어느하나는
    대응하는 상기 제1 비트라인 그룹의 상기 오드 비트라인과 제2 페이지 버퍼의 센싱노드의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제3 항에 있어서, 상기 스위치들 중 적어도 어느하나는
    대응하는 상기 제1 페이지 버퍼의 센싱노드와 제2 비트라인 그룹의 상기 이븐 비트라인의 전기적 연결을 제어하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 스위치들은
    상기 메모리 어레이의 제1측 및 제2측 쪽에 교호적으로 배치되는 것을 특징 으로 하는 불휘발성 반도체 메모리 장치.
  10. 서로 이웃하여 배열되는 제1 비트라인 그룹 및 제2 비트라인 그룹을 포함하는 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    상기 제2 비트라인 그룹에 연결되는 메모리셀의 데이터를 제2 페이지 버퍼에 래치하는 A)단계;
    상기 A)단계에서 래치된 상기 제2 페이지 버퍼의 데이터를 상기 제1 비트라인 그룹에 연결되는 제1 페이지 버퍼에 덤핑하는 B)단계; 및
    상기 B)단계에서 덤핑된 상기 제1 페이지 버퍼를 독출하는 C)단계를 구비하는 불휘발성 반도체 메모리 장치의 구동방법.
  11. 서로 이웃하여 배열되는 제1 비트라인 그룹 및 제2 비트라인 그룹을 포함하는 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치의 구동방법에 있어서,
    소정의 제2 비트라인 그룹에 연결되는 메모리셀에 프로그램하고자 하는 데이터를 상기 제1 비트라인 그룹에 연결되는 제1 페이지 버퍼에 로딩하는 A)단계;
    상기 A)단계에서 로딩된 상기 제1 페이지 버퍼의 데이터를 상기 제2 비트라인 그룹에 대응하는 제2 페이지 버퍼에 덤핑하는 B)단계; 및
    상기 B)단계에서 덤핑된 상기 제2 페이지 버퍼의 데이터에 따라 상기 제2 비 트라인 그룹에 연결되는 메모리셀을 프로그램하는 C)단계를 구비하는 불휘발성 반도체 메모리 장치의 구동방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110101641A (ko) * 2010-03-09 2011-09-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들
US8243515B2 (en) 2008-10-28 2012-08-14 Samsung Electronics Co., Ltd. Read compensation circuits and apparatus using same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102509640B1 (ko) 2018-06-15 2023-03-16 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
US11004484B2 (en) 2018-06-15 2021-05-11 Samsung Electronics Co., Ltd. Page buffer and memory device including the same
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424997A (en) 1994-03-15 1995-06-13 National Semiconductor Corporation Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof
KR20010092073A (ko) * 2000-03-20 2001-10-24 윤종용 낸드형 플래시 메모리 장치의 검증 읽기 방법
KR20020046320A (ko) * 2000-12-12 2002-06-21 윤종용 불휘발성 반도체 메모리 장치의 프로그램 방법
KR20060102919A (ko) * 2005-03-25 2006-09-28 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의 페이지버퍼 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280287B1 (ko) 1998-08-28 2001-03-02 윤종용 반도체 메모리 장치
KR100339428B1 (ko) 1999-09-07 2002-05-31 박종섭 불휘발성 강유전체 메모리의 셀 블록 구조
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR100742278B1 (ko) * 2005-11-23 2007-07-24 삼성전자주식회사 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424997A (en) 1994-03-15 1995-06-13 National Semiconductor Corporation Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof
KR20010092073A (ko) * 2000-03-20 2001-10-24 윤종용 낸드형 플래시 메모리 장치의 검증 읽기 방법
KR20020046320A (ko) * 2000-12-12 2002-06-21 윤종용 불휘발성 반도체 메모리 장치의 프로그램 방법
KR20060102919A (ko) * 2005-03-25 2006-09-28 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의 페이지버퍼 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8243515B2 (en) 2008-10-28 2012-08-14 Samsung Electronics Co., Ltd. Read compensation circuits and apparatus using same
KR101484556B1 (ko) 2008-10-28 2015-01-20 삼성전자주식회사 독출 보상 회로
KR20110101641A (ko) * 2010-03-09 2011-09-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들
KR101662276B1 (ko) 2010-03-09 2016-10-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들

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