KR0164359B1 - 싸이클시간을 감소시키기 위한 반도체 메모리 장치 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 컬럼선택라인의 인에이블 시점을 센스앰프의 동작 이전으로 하여 쎌에 데이타를 라이트하는 시간을 감소 시키는 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 다수개의 메모리 쎌들과 다수개의 워드라인들 및 다수개의 컬럼라인들로 구성된 메모리 쎌 어레이와, 라이드 또는 라이트시 임의의 상기 워드라인을 선택하게 하는 다수개의 로우 디코더 회로들과, 한개이상의 데이타 입력단자와 데이타 입력버퍼들과, 상기 데이타 입력버퍼의 출력단에 접속된 데이타 라인들과, 상기 데이타 라인들과 입출력 라인사이에 연결된 입출력 드라이버들과, 상기 입출력 라인과 상기 메모리 쎌이 접속된 상기 컬럼라인사이에 연결된 입출력 게이트 회로들과, 상기 입출력 게이트 회로를 활성화시키는 컬럼선택라인들을 가지는 반도체 메모리 장치에 있어서, 상기 라이트 동작시, 상기 컬럼선택라인이 라이트인에이블 신호에 의해 활성화되는 라이트 제어신호와 컬럼 어드레스와의 논리조합에 의해 인에이블하게 하는 다수개의 컬럼 디코더 회로를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

Description

싸이클시간을 감소시키기 위한 반도체 메모리 장치
제1도는 일반적인 페이지 모드의 리이드 및 라이트 싸이클의 동작 타이밍도.
제2도는 일반적인 다이나믹 램의 라이트 경로의 블럭도.
제3도는 종래 기술에 따른 라이트 동작 타이밍도.
제4도는 종래 기술에 따른 컬럼 디코더 회로의 회로도.
제5도는 본 발명에 따른 일실시예로서 컬럼 디코더 회로의 회로도.
제6도는 본 발명에 따른 라이트 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트시 첫번째 싸이클 시간을 감소시켜 시스템의 고대역폭에 적응하는 반도체 메모리 장치에 관한 것이다.
최근 컴퓨터 시스템(computer system)이 고기능화, 고대역폭(High Bandwidth) 추세로 급속히 진행함에 따라 메모리 제품의 싸이클 시간(cycle time)을 감소시키는 것 즉, 억세스 시간(Access time), 속도(speed)를 빠르게 하는 것이 필수적으로 요구되어 진다. 따라서, 시스템(system)의 고실행도(High performance)에 대응하기 위해 메모리(Memory) 제품은 종래의 페스트 페이지 모드(Fast Page Mode) 동작 이외에 확장 데이타 출력 페이지 모드(Extendea Data Out Page Mode) 동작, 파이프 라인 버스트(pipe-lined Burst) 방식의 페이지 동작등 싸이클 시간을 감소시키는 제품들이 등장하거나 연구 되어지고 있다. 제1도는 일반적인 페이지 모드의 리이드(Read) 및 라이트(Write) 싸이클의 동작 타이밍도이다. 제1도를 참조하면, 페이지 싸이클 중 첫번째 싸이클 시간인 tcsh (의 폴링에서의 라이징까지에 걸리는 시간)는 로우 어드레스(Row Address)에 의해 특정 워드라인(Word Line)이 액티브(Active)되고 첫번째 컬럼 어드레스(Column Address) YOø를 받아들여 해당번지의 메모리 쎌(Memory cell)이 리이드 또는 라이트되는 시간이고, 두번째 이후 싸이클 시간인 tpc(페이지 싸이클 시간)는 컬럼 어드레스만 받아들여 리이드 또는 라이트 동작이 이루어지는 시간이다. 따라서, 첫번째 싸이클 시간(tcsh)이 두번째 이후 싸이클 시간(tpc)보다 긴 문제점이 있다.
제2도는 일반적인 다이나믹 램의 라이트 경로의 블럭도이다. 제3도는 종래 기술에 따른 첫번째 싸이클 시간(tcsh) 동안 라이트 동작 타이밍도이다. 종래의 기술에서 로우어드레스스트로우브 신호가 인에이블(Enable)되면 외부 로우어드레스를 받아들여 로우 디코더(Row Decoder)에 의해 특정 워드라인이 활성화(Active)되고 메모리 쎌 데이타(Memory cell data)가 비트라인(Bit Line)에 전달되며 센스앰프(Sense Amplifier)의 동작에 의해 비트라인의 전위가 증폭된다. 라이트인에이블 신호과 컬럼어드레스스트로우브 신호의 인에이블에 의해 라이트제어신호 øWR이 인에이블되어 입력 데이타(Din Data)가 데이타 입력버퍼(Din Buffer)를 거쳐 데이타 라인(DATA Line) DB 및에 전달된다. 제4도는 종래 기술에 따른 컬럼 디코더 회로의 회로도이다. 제4도를 참조하면, 컬럼 디코더(Column Decoder)는 로우 제어회로에 의해 인에이블되는 신호 øCDE과 컬럼 어드레스 버퍼 출력신호(Column Address Buffer output signal) CA0~CAn에 의해 활성화(Active)되어 임의의 컬럼선택라인(Column select Line : CSL)을 인에이블시킨다. 이때, 컬럼 디코더 인에이블 신호 øCDE는 센스앰프의 동작이 이루어진 후 인에이블 되기 때문에 상기 컬럼선택라인(CSL)은 항상 비트라인의 센싱(sensing)동작후 인에이블 되어 데이타 라인에 의해 디벨로프(Develope)된 입출력라인 데이타(I/O line data)가 비트라인에 전달되게 한다. 즉, 입출력 게이트 트랜지스터가 비트라인과 입출력라인을 서로 연결시켜 주기 역활을 하는 것이다. 따라서, 비트라인의 데이타가 쎌에 전달되어 라이트를 완료한다.
전술한 종래 기술의 동작의 문제점을 보면, 컬럼선택라인(CSL)이 센스앰프의 동작후 인에이블 되기 때문에 쎌에 데이타를 라이트하는데 시간이 길어지는 문제점이 있다. 즉, 라이트시에는 워드라인의 인에이블 후, 이전 쎌 데이타를 센싱할 필요없이 바로 입출력라인의 데이타를 쎌에 라이트 하면 된다.
따라서, 본 발명의 목적은 컬럼선택라인의 인에이블 시점을 센스앰프의 동작 이전으로 하여 쎌에 데이타를 라이트하는 시간을 감소 시키는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 외부 환경의 요구에 대응하기 위해 페이지 모드 동작 중 가장 큰 싸이클 시간을 차지하고 있는 로우어드레스스트로우브 신호에 의한 최초 억세스시 초기 싸이클 시간을 감소 시키기 위한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 라이트시 첫번째 싸이클 시간(tcsh)를 감소 시켜 시스템의 고대역폭에 적합토록 하는 반도체 메모리 장치를 제공함에 있다.
상기와 같은 목적들을 달성하기 위한 본 발명의 기술적 사상은, 다수개의 메모리 쎌들과 다수개의 워드라인들 및 다수개의 컬럼라인들로 구성된 메모리 쎌 어레이와, 리이드 또는 라이트시 임의의 상기 워드라인을 선택하게 하는 다수개의 로우 디코더 회로들과, 한개이상의 데이타 입력단자와 데이타 입력버퍼들과, 상기 데이타 입력버퍼의 출력단에 접속된 데이타 라인들과, 상기 데이타 라인들과 입출력 라인사이에 연결된 입출력 드라이버들과, 상기 입출력 라인과 상기 메모리 쎌이 접속된 상기 컬럼라인사이에 연결된 입출력 게이트 회로들과, 상기 입출력 게이트 회로를 활성화시키는 컬럼선택라인들을 가지는 반도체 메모리 장치에 있어서, 상기 라이트 동작시, 상기 컬럼선택라인이 라이트인에이블 신호에 의해 활성화되는 라이트 제어신호와 컬럼 어드레스와의 논리조합에 의해 인에이블 하게 하는 다수개의 컬럼 디코더 회로를 가지는 특징이 있다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제5도는 본 발명에 따른 일실시예로서 컬럼 디코더 회로의 회로도이다. 제6도는 본 발명에 따른 라이트 동작 타이밍도이다. 제5도와 제6도를 참조하여 설명하면, 로우어드레스스트로우브 신호가 인에이블 되면 로우 제어회로의 출력 신호에 의해 로우 어드레스 버퍼가 로우 어드레스를 받아들이며 상기 로우 어드레스 버퍼의 출력이 로우 디코더에 전달되어 임의의 워드라인을 활성화 시킨다.
상기 워드라인 활성화에 의해 메모리 쎌 데이타가 비트라인에 전달되며 센스 앰프의 동작에 의해 비트라인의 전위가 증폭된다. 라이트인에이블 신호와 컬럼어드레스스트로우브 신호의 인에이블에 의해 라이트 제어신호 øWR이 인에이블 되어 데이타 입력버퍼(Din Buffer)를 동작시켜 입력 데이타가 데이타 라인 DB 및에 전달된다. 상기 데이타 라인의 데이타를 비트라인에 전달케 하는 입출력 게이트 트랜지스터는 컬럼선택라인(CSL)에 의해 인에이블 되는데 상기 컬럼선택라인은 컬럼 디코더의 출력이다.
본 발명에서의 컬럼 디코더는 상기 비트라인 센싱동작 후 인에이블 되는 로우 제어회로의 출력신호 øCDE와 컬럼 어드레스 또는 라이트 제어신호 øWR과 컬럼 어드레스에 의해 인에이블된다. 즉, 리이드(Read)시에는 상기 로우 제어회로의 출력신호 øCDE와 컬럼 어드레스에 의해 컬럼선택라인 CSL이 인에이블 되고 라이트(write)시에는 상기 라이트 제어신호 øWR과 컬럼 어드레스에 의해 컬럼선택라인 CSL이 인에이블 된다. 따라서, 라이트시에는 상기 라이트 제어신호 øWR과 임의의 컬럼 어드레스만 인에이블 되면, 특정 컬럼선택라인 CSL이 인에이블 되어서 입출력 라인의 데이타가 비트라인을 거쳐 쎌에 라이트 동작이 이루어진다. 비트선 센싱 후 컬럼선택라인 CSL이 활성화되는 종래 기술과는 달리 비트라인 센싱동작이전에 상기 컬럼선택라인 CSL이 인에이블 되어 라이트 동작이 이루어지므로 라이트 싸이클 시간을 감소 시킬 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (10)

  1. 다수개의 메모리 쎌들과 다수개의 워드라인들 및 다수개의 컬럼라인들로 구성된 메모리 쎌 어레이와, 리이드 또는 라이트시 임의의 상기 워드라인을 선택하게 하는 다수개의 로우 디코더 회로들과, 한개이상의 데이타 입력단자와 데이타 입력버퍼들과, 상기 데이타 입력버퍼의 출력단에 접속된 데이타 라인들과, 상기 데이타 라인들과 입출력 라인사이에 연결된 입출력 드라이버들과, 상기 입출력 라인과 상기 메모리 쎌이 접속된 상기 컬럼라인사이에 연결된 입출력 게이트 회로들과, 상기 입출력 게이트 회로를 활성화시키는 컬럼선택라인들을 가지는 반도체 메모리 장치에 있어서, 상기 라이트 동작시, 상기 컬럼선택라인이 라이트인에이블 신호에 의해 활성화되는 라이트 제어신호와 컬럼 어드레스와의 논리조합에 의해 인에이블하게 하는 다수개의 컬럼 디코더 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 컬럼선택라인이 상기 컬럼 어드레스와 워드라인 인에이블 신호에 의해 활성화함을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 컬럼선택라인이 상기 컬럼 어드레스와 로우 어드레스 래치신호에 의해 활성화함을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 컬럼선택라인이 상기 워드라인 인에이블 신호에 의해 활성화되는 상기 컬럼 디코더 회로의 출력임을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제3항에 있어서, 상기 컬럼선택라인이 상기 로우 어드레스 래치신호에 의해 활성화되는 상기 컬럼 디코더 회로의 출력임을 특징으로 하는 반도체 메모리 장치.
  6. 다수개의 메모리 쎌들과 다수개의 워드라인들 및 다수개의 컬럼라인들로 구성된 메모리 쎌 어레이와, 라이드 또는 라이트시 임의의 상기 워드라인을 선택하게 하는 다수개의 로우 디코더 회로들과, 비트라인쌍의 데이타를 감지하여 증폭하는 센스앰프와, 한개이상의 데이타 입력단자와 데이타 입력버퍼들과, 상기 데이타 입력버퍼의 출력단에 접속된 데이타 라인들과, 상기 데이타 라인들과 입출력 라인사이에 연결된 입출력 드라이버들과, 상기 입출력 라인과 상기 메모리 쎌이 접속된 상기 컬럼라인사이에 연결된 입출력 게이트 회로들과, 상기 입출력 게이트 회로를 활성화시키는 컬럼선택라인들을 가지는 반도체 메모리 장치에 있어서, 라이트 동작시, 상기 컬럼선택라인이 상기 비트라인쌍의 센싱동작이전에 활성화되는 임의의 신호와 컬럼 어드레스와의 논리조합에 의해 인에이블됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 컬럼선택라인이 상기 컬럼 어드레스와 워드라인 인에이블 신호에 의해 활성화함을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 컬럼선택라인이 상기 컬럼 어드레스와 로우 어드레스 래치신호에 의해 활성화함을 특징으로 하는 반도체 메모리 장치.
  9. 제6항 또는 제7항에 있어서, 상기 컬럼선택라인이 상기 워드라인 인에이블 신호에 의해 활성화되는 상기 컬럼 디코더 회로의 출력임을 특징으로 하는 반도체 메모리 장치.
  10. 제6항 또는 제8항에 있어서, 상기 컬럼선택라인이 상기 로우 어드레스 래치신호에 의해 활성화되는 상기 컬럼 디코더 회로의 출력임을 특징으로 하는 반도체 메모리 장치.
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