JPH081747B2 - 半導体記憶装置およびその動作方法 - Google Patents
半導体記憶装置およびその動作方法Info
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- JPH081747B2 JPH081747B2 JP1114529A JP11452989A JPH081747B2 JP H081747 B2 JPH081747 B2 JP H081747B2 JP 1114529 A JP1114529 A JP 1114529A JP 11452989 A JP11452989 A JP 11452989A JP H081747 B2 JPH081747 B2 JP H081747B2
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- signal
- address strobe
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C29/14—Implementation of control logic, e.g. test mode decoders
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置およびその動作方法に関
し、特にテストモードに設定可能な半導体記憶装置およ
びその動作方法に関する。
し、特にテストモードに設定可能な半導体記憶装置およ
びその動作方法に関する。
［従来の技術］ 近年、半導体記憶装置の高集積化が進み、4Mビットの
ような大記憶容量を有するダイナミックランダムアクセ
スメモリ（以下、ダイナミックRAMと呼ぶ）が開発され
ている。このようなダイナミックRAMにおいては、記憶
容量の増大に伴って、そのテストに膨大な時間を要する
ようになっている。そこで、テスト用回路を内蔵するダ
イナミックRAMが開発されている。このようなテスト用
回路を内蔵するダイナミックRAMにおいては、そのダイ
ナミックRAMをテストモードに設定すると、複数ビット
に同一の情報が同時に書込まれ、複数ビットに記憶され
る情報が同時に読出される。
ような大記憶容量を有するダイナミックランダムアクセ
スメモリ（以下、ダイナミックRAMと呼ぶ）が開発され
ている。このようなダイナミックRAMにおいては、記憶
容量の増大に伴って、そのテストに膨大な時間を要する
ようになっている。そこで、テスト用回路を内蔵するダ
イナミックRAMが開発されている。このようなテスト用
回路を内蔵するダイナミックRAMにおいては、そのダイ
ナミックRAMをテストモードに設定すると、複数ビット
に同一の情報が同時に書込まれ、複数ビットに記憶され
る情報が同時に読出される。
第９図は、テスト用回路を内蔵する従来のダイナミッ
クRAMの構成を示すブロック図である。このダイナミッ
クRAMは、特開昭62-250593号公報に開示されている。
クRAMの構成を示すブロック図である。このダイナミッ
クRAMは、特開昭62-250593号公報に開示されている。
第９図を参照すると、メモリセルアレイ１内には複数
のワード線および複数のビット線対が互いに交差するよ
うに配置されており、それらの交点にメモリセルが設け
られている。第９図には、２つのワード線WL1,WL2、１
組のビット線対BL,▲▼、ワード線WL1とビット線BL
との交点に設けられたメモリセルMC1、およびワード線W
L2とビット線▲▼との交点に設けられたメモリセル
MC2のみが、代表的に示されている。行アドレスバッフ
ァ２は、外部アドレス信号A0〜Anを受け、内部アドレス
信号aX0〜aXnを発生する。列アドレスバッファ３は、外
部アドレス信号A0〜Anを受け、内部アドレス信号aY0〜a
Ynを発生する。
のワード線および複数のビット線対が互いに交差するよ
うに配置されており、それらの交点にメモリセルが設け
られている。第９図には、２つのワード線WL1,WL2、１
組のビット線対BL,▲▼、ワード線WL1とビット線BL
との交点に設けられたメモリセルMC1、およびワード線W
L2とビット線▲▼との交点に設けられたメモリセル
MC2のみが、代表的に示されている。行アドレスバッフ
ァ２は、外部アドレス信号A0〜Anを受け、内部アドレス
信号aX0〜aXnを発生する。列アドレスバッファ３は、外
部アドレス信号A0〜Anを受け、内部アドレス信号aY0〜a
Ynを発生する。
行デコーダ４は、内部アドレス信号aX0〜aXn−１を受
け、それらの組合わせに従って複数のワード線のうち１
つを選択する。読出時には、その選択されたワード線に
接続されるメモリセル内の情報がそれぞれ対応するビッ
ト線対に読出される。これにより、各ビット線対上に微
少な電位差を生じる。センスアンプ５は、それぞれのビ
ット線対上の微小な電位差を増幅する。列デコーダ６
は、内部アドレス信号aY0〜aYn−１を受け、それらの組
合わせに従って複数のビット線対のうち同時に４組のビ
ット線対を選択してそれらをバス線対I/O0〜I/O3にそれ
ぞれ接続する。
け、それらの組合わせに従って複数のワード線のうち１
つを選択する。読出時には、その選択されたワード線に
接続されるメモリセル内の情報がそれぞれ対応するビッ
ト線対に読出される。これにより、各ビット線対上に微
少な電位差を生じる。センスアンプ５は、それぞれのビ
ット線対上の微小な電位差を増幅する。列デコーダ６
は、内部アドレス信号aY0〜aYn−１を受け、それらの組
合わせに従って複数のビット線対のうち同時に４組のビ
ット線対を選択してそれらをバス線対I/O0〜I/O3にそれ
ぞれ接続する。
４組のバス線対I/O0〜I/O3は、それぞれプリアンプ7a
〜7dを介してデータアウトバッファ８に接続されてい
る。また、４組のバス線対I/O0〜I/O3は、データインバ
ッファ９にも接続されている。デコーダ10は、最上位ビ
ットの内部アドレス信号aXnおよび最上位ビットの内部
アドレス信号aYnを受ける。読出時には、デコーダ10
は、内部アドレス信号aXnおよびaYnの組合わせに従っ
て、データアウトバッファ８に与えられるプリアンプ7a
〜7dの出力信号のうち１つを選択してそれを出力データ
DOUTとして外部出力端子11に与える。一方、書込時に
は、デコーダ10は、内部アドレス信号aXnおよびaYnの組
合わせに従って、４組のバス線対I/O0〜I/O3のうち１つ
を選択し、そのバス線対に外部入力端子12からの入力デ
ータDINを伝達させる。
〜7dを介してデータアウトバッファ８に接続されてい
る。また、４組のバス線対I/O0〜I/O3は、データインバ
ッファ９にも接続されている。デコーダ10は、最上位ビ
ットの内部アドレス信号aXnおよび最上位ビットの内部
アドレス信号aYnを受ける。読出時には、デコーダ10
は、内部アドレス信号aXnおよびaYnの組合わせに従っ
て、データアウトバッファ８に与えられるプリアンプ7a
〜7dの出力信号のうち１つを選択してそれを出力データ
DOUTとして外部出力端子11に与える。一方、書込時に
は、デコーダ10は、内部アドレス信号aXnおよびaYnの組
合わせに従って、４組のバス線対I/O0〜I/O3のうち１つ
を選択し、そのバス線対に外部入力端子12からの入力デ
ータDINを伝達させる。
タイミング発生回路13は、外部から与えられる行アド
レスストローブ信号▲▼、列アドレスストローブ
信号▲▼およびライトイネーブル信号▲▼に
応答して、テストモードセット信号▲▼、テストモ
ードリセット信号▲▼および種々の制御信号を発生
する。ラッチ回路14は、テストモードセット信号▲
▼およびテストモードリセット信号▲▼に応答し
て、テストモードイネーブル信号▲▼を発生する。
テストモードイネーブル信号▲▼は、テストモード
期間中にイネーブル（「Ｌ」レベル）になる。データア
ウトバッファ８およびデータインバッファ９は、テスト
モードイネーブル信号▲▼がイネーブルになったと
きにテストモードに設定される。
レスストローブ信号▲▼、列アドレスストローブ
信号▲▼およびライトイネーブル信号▲▼に
応答して、テストモードセット信号▲▼、テストモ
ードリセット信号▲▼および種々の制御信号を発生
する。ラッチ回路14は、テストモードセット信号▲
▼およびテストモードリセット信号▲▼に応答し
て、テストモードイネーブル信号▲▼を発生する。
テストモードイネーブル信号▲▼は、テストモード
期間中にイネーブル（「Ｌ」レベル）になる。データア
ウトバッファ８およびデータインバッファ９は、テスト
モードイネーブル信号▲▼がイネーブルになったと
きにテストモードに設定される。
第10図にデータインバッファ９の構成を示す。データ
インバッファ９は、４つの入力セレクタ9a〜9dを含む。
通常の書込動作時には、デコーダ10の出力に基づいて入
力セレクタ9a〜9dのうち１つが有効となる。その結果、
外部入力端子12からの入力データDINが４組のバス線対I
/O0〜I/O3のうちの１つに伝達される。なお、通常の読
出動作および通常の書込動作が行なわれるモードを、ノ
ーマルモードと呼ぶ。テストモードにおいては、テスト
モードイネーブル信号▲▼により入力セレクタ9a〜
9dがすべて有効となる。その結果、外部入力端子12から
の入力データDINが４組のバス線対I/O0〜I/O3に並列に
伝達される。
インバッファ９は、４つの入力セレクタ9a〜9dを含む。
通常の書込動作時には、デコーダ10の出力に基づいて入
力セレクタ9a〜9dのうち１つが有効となる。その結果、
外部入力端子12からの入力データDINが４組のバス線対I
/O0〜I/O3のうちの１つに伝達される。なお、通常の読
出動作および通常の書込動作が行なわれるモードを、ノ
ーマルモードと呼ぶ。テストモードにおいては、テスト
モードイネーブル信号▲▼により入力セレクタ9a〜
9dがすべて有効となる。その結果、外部入力端子12から
の入力データDINが４組のバス線対I/O0〜I/O3に並列に
伝達される。
第11図に、データアウトバッファ８の構成を示す。デ
ータアウトバッファ８は、４つの出力セレクタ8a〜8dお
よび出力テストセレクタ8eを含む。通常の読出動作時に
は、デコーダ10の出力に基づいて出力セレクタ8a〜8dの
うち１つが有効となる。その結果、４つのプリアンプ7a
〜7dの出力のうち１つが外部出力端子11に出力データD
OUTとして伝達される。テストモードにおいては、テス
トモードイネーブル信号▲▼により出力セレクタ8a
〜8dがすべて無効になり、出力テストセレクタ8eが有効
になる。その結果、出力テストセレクタ8eにより４つの
プリアンプ7a〜7dの出力のたとえば排他的否定論理和
（EXNOR）がとられ、その結果が外部出力端子11に伝達
される。
ータアウトバッファ８は、４つの出力セレクタ8a〜8dお
よび出力テストセレクタ8eを含む。通常の読出動作時に
は、デコーダ10の出力に基づいて出力セレクタ8a〜8dの
うち１つが有効となる。その結果、４つのプリアンプ7a
〜7dの出力のうち１つが外部出力端子11に出力データD
OUTとして伝達される。テストモードにおいては、テス
トモードイネーブル信号▲▼により出力セレクタ8a
〜8dがすべて無効になり、出力テストセレクタ8eが有効
になる。その結果、出力テストセレクタ8eにより４つの
プリアンプ7a〜7dの出力のたとえば排他的否定論理和
（EXNOR）がとられ、その結果が外部出力端子11に伝達
される。
次に、第９図のダイナミックRAMの動作について説明
する。第12A図および第12B図はダイナミックRAMのノー
マルモードにおける動作を説明するためのタイミングチ
ャートであり、第12A図はリードサイクルのタイミング
チャート、第12B図はライトサイクルのタイミングチャ
ートである。
する。第12A図および第12B図はダイナミックRAMのノー
マルモードにおける動作を説明するためのタイミングチ
ャートであり、第12A図はリードサイクルのタイミング
チャート、第12B図はライトサイクルのタイミングチャ
ートである。
リードサイクルにおいては、行アドレスストローブ信
号▲▼が「Ｌ」レベル（アクティブ状態）にされ
た後、ライトイネーブル信号▲▼が「Ｈ」レベル
（非アクティブ状態）に保持されたまま列アドレススト
ローブ信号▲▼が「Ｌ」レベル（アクティブ状
態）にされる。これにより、メモリセルアレイ１内の選
択されたメモリセルから読出されたデータがバス線対I/
O0〜I/O3、プリアンプ7a〜7d、およびデータアウトバッ
ファ８を介して出力データDOUTとして外部出力端子11に
出力される。
号▲▼が「Ｌ」レベル（アクティブ状態）にされ
た後、ライトイネーブル信号▲▼が「Ｈ」レベル
（非アクティブ状態）に保持されたまま列アドレススト
ローブ信号▲▼が「Ｌ」レベル（アクティブ状
態）にされる。これにより、メモリセルアレイ１内の選
択されたメモリセルから読出されたデータがバス線対I/
O0〜I/O3、プリアンプ7a〜7d、およびデータアウトバッ
ファ８を介して出力データDOUTとして外部出力端子11に
出力される。
ライトサイクルにおいては、行アドレスストローブ信
号▲▼が「Ｌ」レベルにされた後、ライトイネー
ブル信号▲▼および列アドレスストローブ信号▲
▼がともに「Ｌ」レベルにされる。これにより、外
部入力端子12に与えられた入力データDINがデータイン
バッファ９およびバス線対I/O0〜I/O3を介してメモリセ
ルアレイ１内の選択されたメモリセルに書込まれる。
号▲▼が「Ｌ」レベルにされた後、ライトイネー
ブル信号▲▼および列アドレスストローブ信号▲
▼がともに「Ｌ」レベルにされる。これにより、外
部入力端子12に与えられた入力データDINがデータイン
バッファ９およびバス線対I/O0〜I/O3を介してメモリセ
ルアレイ１内の選択されたメモリセルに書込まれる。
第13A図および第13B図はダイナミックRAMのテストモ
ードにおける動作を説明するためのタイミングチャート
であり、第13A図はテストモードセットサイクル、第13B
図はテストモードリセットサイクルを示す。
ードにおける動作を説明するためのタイミングチャート
であり、第13A図はテストモードセットサイクル、第13B
図はテストモードリセットサイクルを示す。
テストモードセットサイクルにおいては、行アドレス
ストローブ信号▲▼が「Ｌ」レベルにされる前に
列アドレスストローブ信号▲▼およびライトイネ
ーブル信号▲▼が「Ｌ」レベルにされる。これによ
り、ダイナミックRAMはテストモードにセットされる。
ストローブ信号▲▼が「Ｌ」レベルにされる前に
列アドレスストローブ信号▲▼およびライトイネ
ーブル信号▲▼が「Ｌ」レベルにされる。これによ
り、ダイナミックRAMはテストモードにセットされる。
テストモードリセットサイクルにおいては、行アドレ
スストローブ信号▲▼が「Ｌ」レベルにされる前
に列アドレスストローブ信号▲▼が「Ｌ」レベル
にされかつライトイネーブル信号▲▼が「Ｈ」レベ
ルに保持される。これにより、ダイナミックRAMのテス
トモードが解除される。テストモードリセットサイクル
における行アドレスストローブ信号▲▼、列アド
レスストローブ信号▲▼およびライトイネーブル
信号▲▼のタイミングは、いわゆる▲▼ビッ
フォア▲▼リフレッシュのタイミングである。す
なわち、ダイナミックRAMを▲▼ビッフォア▲
▼リフレッシュのタイミングで動作させることによ
り、テストモードが解除される。
スストローブ信号▲▼が「Ｌ」レベルにされる前
に列アドレスストローブ信号▲▼が「Ｌ」レベル
にされかつライトイネーブル信号▲▼が「Ｈ」レベ
ルに保持される。これにより、ダイナミックRAMのテス
トモードが解除される。テストモードリセットサイクル
における行アドレスストローブ信号▲▼、列アド
レスストローブ信号▲▼およびライトイネーブル
信号▲▼のタイミングは、いわゆる▲▼ビッ
フォア▲▼リフレッシュのタイミングである。す
なわち、ダイナミックRAMを▲▼ビッフォア▲
▼リフレッシュのタイミングで動作させることによ
り、テストモードが解除される。
一般に、ダイナミックRAMにおいては、各メモリセル
に記憶されたデータがリーク電流により時間の経過とと
もに失われていく。これを防ぐためには、定期的にメモ
リセルに再書込みを行なう必要がある。これをリフレッ
シュと呼んでいる。上記の▲▼ビッフォア▲
▼リフレッシュは、リフレッシュ方法の１つである。
に記憶されたデータがリーク電流により時間の経過とと
もに失われていく。これを防ぐためには、定期的にメモ
リセルに再書込みを行なう必要がある。これをリフレッ
シュと呼んでいる。上記の▲▼ビッフォア▲
▼リフレッシュは、リフレッシュ方法の１つである。
第14図は、第９図のダイナミックRAMにおいて▲
▼ビッフォア▲▼リフレッシュを行なうための
部分の構成を示すブロック図である。
▼ビッフォア▲▼リフレッシュを行なうための
部分の構成を示すブロック図である。
行アドレスカウンタ2aは、リフレッシュ用のアドレス
信号cX0〜cXn−１を発生する。▲▼ビッフォア▲
▼識別回路2bは、行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼を受
け、それらが上記の▲▼ビッフォア▲▼の
タイミングとなったときに、▲▼ビッフォア▲
▼識別信号CBR（以下、単に識別信号CBRと呼ぶ）を
活性化する（第13B図参照）。行アドレスバッファ２に
は、外部アドレス信号A0〜Anおよび行アドレスカウンタ
2aからのアドレス信号cX0〜cXn−１が与えられる。行ア
ドレスバッファ２は、識別信号CBRが非活性のサイクル
には、外部アドレス信号A0〜Anを受け、それらを内部ア
ドレス信号aX0〜aXnとして発生する。このとき、行アド
レスバッファ２は行アドレスカウンタ2aからのアドレス
信号cX0〜cXn−１を受付けない。一方、行アドレスバッ
ファ２は、識別信号CBRが活性となっているサイクルに
は、行アドレスカウンタ2bからのアドレス信号cX0〜cXn
−１を受け、それを内部アドレス信号aX0〜aXn−１とし
て発生する。このとき、行アドレスバッファ２は、外部
アドレス信号A0〜Anを受付けない。通常、リフレッシュ
動作は行アドレス信号の最上位ビットには無関係に行な
われるので、行アドレスカウンタ2aから出力されるアド
レス信号cX0〜cXn−１は外部アドレス信号A0〜Anよりも
１ビット少ない。リフレッシュの期間中には、最上位ビ
ットの内部アドレス信号aXnは行アドレスバッファ２に
より「Ｈ」レベルまたは「Ｌ」レベルに固定される。
信号cX0〜cXn−１を発生する。▲▼ビッフォア▲
▼識別回路2bは、行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼を受
け、それらが上記の▲▼ビッフォア▲▼の
タイミングとなったときに、▲▼ビッフォア▲
▼識別信号CBR（以下、単に識別信号CBRと呼ぶ）を
活性化する（第13B図参照）。行アドレスバッファ２に
は、外部アドレス信号A0〜Anおよび行アドレスカウンタ
2aからのアドレス信号cX0〜cXn−１が与えられる。行ア
ドレスバッファ２は、識別信号CBRが非活性のサイクル
には、外部アドレス信号A0〜Anを受け、それらを内部ア
ドレス信号aX0〜aXnとして発生する。このとき、行アド
レスバッファ２は行アドレスカウンタ2aからのアドレス
信号cX0〜cXn−１を受付けない。一方、行アドレスバッ
ファ２は、識別信号CBRが活性となっているサイクルに
は、行アドレスカウンタ2bからのアドレス信号cX0〜cXn
−１を受け、それを内部アドレス信号aX0〜aXn−１とし
て発生する。このとき、行アドレスバッファ２は、外部
アドレス信号A0〜Anを受付けない。通常、リフレッシュ
動作は行アドレス信号の最上位ビットには無関係に行な
われるので、行アドレスカウンタ2aから出力されるアド
レス信号cX0〜cXn−１は外部アドレス信号A0〜Anよりも
１ビット少ない。リフレッシュの期間中には、最上位ビ
ットの内部アドレス信号aXnは行アドレスバッファ２に
より「Ｈ」レベルまたは「Ｌ」レベルに固定される。
リフレッシュサイクルにおいては、行デコーダ４が内
部アドレス信号aX0〜aXn−１に応答してメモリセルアレ
イ１内の複数のワード線のうち１つを選択する。それに
より、そのワード線に接続される複数のメモリセルに記
憶されるデータがそれぞれ対応するビット線対上に読出
される。各ビット線対上に現われた電位差はセンスアン
プ５により増幅される。その後、各ビット線対上のデー
タが対応するメモリセルに再び書込まれる。
部アドレス信号aX0〜aXn−１に応答してメモリセルアレ
イ１内の複数のワード線のうち１つを選択する。それに
より、そのワード線に接続される複数のメモリセルに記
憶されるデータがそれぞれ対応するビット線対上に読出
される。各ビット線対上に現われた電位差はセンスアン
プ５により増幅される。その後、各ビット線対上のデー
タが対応するメモリセルに再び書込まれる。
一般に、ダイナミックRAMのリフレッシュ方法には、
上記の▲▼ビッフォア▲▼リフレッシュの
他にヒドンリフレッシュと呼ばれる方法がある。第15図
は、ダイナミックRAMにおけるヒドンリフレッシュのタ
イミングチャートである。
上記の▲▼ビッフォア▲▼リフレッシュの
他にヒドンリフレッシュと呼ばれる方法がある。第15図
は、ダイナミックRAMにおけるヒドンリフレッシュのタ
イミングチャートである。
ヒドンリフレッシュサイクルにおいては、読出サイク
ルと同様に、行アドレスストローブ信号▲▼が
「Ｌ」レベルにされた後、ライトイネーブル信号▲
▼が「Ｈ」レベルにされたまま列アドレスストローブ信
号▲▼が「Ｌ」レベルにされる。これにより、外
部出力端子11にメモリセルアレイ１から読出された出力
データDOUTが現われる。次に、列アドレスストローブ信
号▲▼が「Ｌ」レベルに保持されたまま行アドレ
スストローブ信号▲▼が「Ｈ」レベルにされ、所
定時間経過後に再び行アドレスストローブ信号▲
▼が「Ｌ」レベルにされる。これにより、外部出力端子
11に出力データDOUTが保持されたままリフレッシュ動作
が行なわれる。
ルと同様に、行アドレスストローブ信号▲▼が
「Ｌ」レベルにされた後、ライトイネーブル信号▲
▼が「Ｈ」レベルにされたまま列アドレスストローブ信
号▲▼が「Ｌ」レベルにされる。これにより、外
部出力端子11にメモリセルアレイ１から読出された出力
データDOUTが現われる。次に、列アドレスストローブ信
号▲▼が「Ｌ」レベルに保持されたまま行アドレ
スストローブ信号▲▼が「Ｈ」レベルにされ、所
定時間経過後に再び行アドレスストローブ信号▲
▼が「Ｌ」レベルにされる。これにより、外部出力端子
11に出力データDOUTが保持されたままリフレッシュ動作
が行なわれる。
第15図に示すように、行アドレスストローブ信号▲
▼が「Ｌ」レベルになる時刻t30において、既に列
アドレスストローブ信号▲▼が「Ｌ」レベルにさ
れている。そのため、ヒドンリフレッシュサイクルにお
いても▲▼ビッフォア▲▼リフレッシュサ
イクルと同様に、第14図に示す識別信号CBRが活性化さ
れる。それにより、行アドレスカウンタ2aからのアドレ
ス信号cX0〜cXn−１に基づいて選択される複数のメモリ
セルがリフレッシュされる。
▼が「Ｌ」レベルになる時刻t30において、既に列
アドレスストローブ信号▲▼が「Ｌ」レベルにさ
れている。そのため、ヒドンリフレッシュサイクルにお
いても▲▼ビッフォア▲▼リフレッシュサ
イクルと同様に、第14図に示す識別信号CBRが活性化さ
れる。それにより、行アドレスカウンタ2aからのアドレ
ス信号cX0〜cXn−１に基づいて選択される複数のメモリ
セルがリフレッシュされる。
ダイナミックRAMにおいて複数ビットを同時にテスト
する方法については、米国特許4,692,901号、特開昭61-
292300号公報、米国特許4,686,456等に開示されてい
る。また、テストモードによるテスト結果の出力方法に
ついては、特開昭63-140499号公報に詳述されている。
する方法については、米国特許4,692,901号、特開昭61-
292300号公報、米国特許4,686,456等に開示されてい
る。また、テストモードによるテスト結果の出力方法に
ついては、特開昭63-140499号公報に詳述されている。
さらに、ダイナミックRAMに印加されるクロックのタ
イミングの組合わせにより機能を選択する方法について
は、特開昭58-222500号公報、米国特許4,507,761号等に
開示されている。特に、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびラ
イトイネーブル信号▲▼のタイミングの組合わせに
よるテストモードのセット方法は特開昭62-250593号公
報に開示されている。
イミングの組合わせにより機能を選択する方法について
は、特開昭58-222500号公報、米国特許4,507,761号等に
開示されている。特に、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびラ
イトイネーブル信号▲▼のタイミングの組合わせに
よるテストモードのセット方法は特開昭62-250593号公
報に開示されている。
一方、テストモードのリセット方法については、たと
えば日経マイクロデバイス別冊1987,No.1の146頁に示さ
れるように、▲▼ビッフォア▲▼リフレッ
シュまたは▲▼オンリ・リフレッシュが一般に行
なわれている。
えば日経マイクロデバイス別冊1987,No.1の146頁に示さ
れるように、▲▼ビッフォア▲▼リフレッ
シュまたは▲▼オンリ・リフレッシュが一般に行
なわれている。
［発明が解決しようとする課題］ 上記のように、従来のダイナミックRAMにおいては、
テストモードのリセットが▲▼ビッフォア▲
▼リフレッシュのタイミングと同じCASビッフォアRAS
のタイミングにより行なわれる。第13B図に示すよう
に、▲▼ビッフォア▲▼リフレッシュサイ
クルには識別信号CBRが活性化される。一方、第15図に
示されるヒドンリフレッシュサイクルにおいても、識別
信号CBRが活性化される。そのため、もしテストモード
期間中にヒドンリフレッシュサイクルが行なわれると、
識別信号CBRの活性化に基づいてテストモードがリセッ
トされることになる。したがって、テストモードを維持
したままヒドンリフレッシュを行なうことはできない。
テストモードのリセットが▲▼ビッフォア▲
▼リフレッシュのタイミングと同じCASビッフォアRAS
のタイミングにより行なわれる。第13B図に示すよう
に、▲▼ビッフォア▲▼リフレッシュサイ
クルには識別信号CBRが活性化される。一方、第15図に
示されるヒドンリフレッシュサイクルにおいても、識別
信号CBRが活性化される。そのため、もしテストモード
期間中にヒドンリフレッシュサイクルが行なわれると、
識別信号CBRの活性化に基づいてテストモードがリセッ
トされることになる。したがって、テストモードを維持
したままヒドンリフレッシュを行なうことはできない。
この発明の目的は、テストモード期間中に、テストモ
ードを保持したまま他の動作モードで動作することがで
きる半導体記憶装置およびその動作方法を提供すること
である。
ードを保持したまま他の動作モードで動作することがで
きる半導体記憶装置およびその動作方法を提供すること
である。
［課題を解決するための手段］ 外部から与えられる制御信号に応答して、テストモー
ドに設定することを意味するテストモード設定信号およ
びテストモードを解除することを意味するテストモード
解除信号を出力する制御手段と、外部から与えられる制
御信号に応答して、テストモードの解除を禁止すること
を意味するテストモード解除禁止信号を出力する解除禁
止手段と、制御手段からのテストモード設定信号および
テストモード解除信号と解除禁止手段からのテストモー
ド解除禁止信号を受け、テストモード設定信号に基づい
てテストモードに設定し、テストモード解除信号に基づ
いてテストモードを解除し、テストモード解除禁止信号
がテストモードの解除を禁止することを意味していると
テストモード解除信号がテストモードを解除することを
意味してもテストモードを保持し続けるためのテストモ
ード保持手段とを設けたものである。
ドに設定することを意味するテストモード設定信号およ
びテストモードを解除することを意味するテストモード
解除信号を出力する制御手段と、外部から与えられる制
御信号に応答して、テストモードの解除を禁止すること
を意味するテストモード解除禁止信号を出力する解除禁
止手段と、制御手段からのテストモード設定信号および
テストモード解除信号と解除禁止手段からのテストモー
ド解除禁止信号を受け、テストモード設定信号に基づい
てテストモードに設定し、テストモード解除信号に基づ
いてテストモードを解除し、テストモード解除禁止信号
がテストモードの解除を禁止することを意味していると
テストモード解除信号がテストモードを解除することを
意味してもテストモードを保持し続けるためのテストモ
ード保持手段とを設けたものである。
第２の発明に係る半導体記憶装置の動作方法は、行ア
ドレスストローブ信号が非アクティブ状態からアクティ
ブ状態に変化する時点より前に列アドレスストローブ信
号が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号がアクティブ状態であること
を識別したことに応答してテストモードに設定し、行ア
ドレスストローブ信号が非アクティブ状態からアクティ
ブ状態に変化する時点より前に列アドレスストローブ信
号が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号が非アクティブ状態であるこ
とを識別したことに応答してテストモードを解除し、テ
ストモードに設定された後、列アドレスストローブ信号
が非アクティブ状態からアクティブ状態に変化する時点
より前に行アドレスストローブ信号が非アクティブ状態
からアクティブ状態に変化しており、ライトイネーブル
信号が非アクティブ状態であることを識別したことに応
答してテストモードの読出動作を行い、このテストモー
ドの読出動作後も列アドレスストローブ信号が非アクテ
ィブ状態になることなくアクティブ状態を保持し続けた
状態で、行アドレスストローブがアクティブ状態から非
アクティブ状態になり、さらにアクティブ状態に変化す
ることを識別したことに応答してテストモードを解除す
ることなくリフレッシュ動作を行なうものとしたもので
ある。
ドレスストローブ信号が非アクティブ状態からアクティ
ブ状態に変化する時点より前に列アドレスストローブ信
号が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号がアクティブ状態であること
を識別したことに応答してテストモードに設定し、行ア
ドレスストローブ信号が非アクティブ状態からアクティ
ブ状態に変化する時点より前に列アドレスストローブ信
号が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号が非アクティブ状態であるこ
とを識別したことに応答してテストモードを解除し、テ
ストモードに設定された後、列アドレスストローブ信号
が非アクティブ状態からアクティブ状態に変化する時点
より前に行アドレスストローブ信号が非アクティブ状態
からアクティブ状態に変化しており、ライトイネーブル
信号が非アクティブ状態であることを識別したことに応
答してテストモードの読出動作を行い、このテストモー
ドの読出動作後も列アドレスストローブ信号が非アクテ
ィブ状態になることなくアクティブ状態を保持し続けた
状態で、行アドレスストローブがアクティブ状態から非
アクティブ状態になり、さらにアクティブ状態に変化す
ることを識別したことに応答してテストモードを解除す
ることなくリフレッシュ動作を行なうものとしたもので
ある。
［作用］ 第１の発明においては、解除禁止手段が、テストモー
ド保持手段に対して制御手段からのテストモード解除信
号がテストモードを解除することを意味してもテストモ
ードを保持させ続け、テストモードにおいて所定の動作
を実行なさしめる。
ド保持手段に対して制御手段からのテストモード解除信
号がテストモードを解除することを意味してもテストモ
ードを保持させ続け、テストモードにおいて所定の動作
を実行なさしめる。
第２の発明においては、テストモードに設定された
後、テストモードの読出動作を行い、このテストモード
の読出動作後も列アドレスストローブ信号が非アクティ
ブ状態になることなくアクティブ状態を保持し続けた状
態であると、テストモードを解除することなくリフレッ
シュ動作を可能ならしめる。
後、テストモードの読出動作を行い、このテストモード
の読出動作後も列アドレスストローブ信号が非アクティ
ブ状態になることなくアクティブ状態を保持し続けた状
態であると、テストモードを解除することなくリフレッ
シュ動作を可能ならしめる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は、この発明の一実施例によるダイナミックRA
Mの全体構成を示すブロック図である。第１図のダイナ
ミックRAMが第９図の従来のダイナミックRAMと異なるの
は、タイミング発生回路13の代わりにタイミング発生回
路20が設けられている点である。
Mの全体構成を示すブロック図である。第１図のダイナ
ミックRAMが第９図の従来のダイナミックRAMと異なるの
は、タイミング発生回路13の代わりにタイミング発生回
路20が設けられている点である。
タイミング発生回路20はテストモードリセット禁止回
路（以下、単に禁止回路と呼ぶ）22を含む。タイミング
発生回路20は、第２図に示すように、▲▼ビッフ
ォア▲▼イネーブル回路（以下、CBRE回路と呼
ぶ）21a、▲▼ビッフォア▲▼イネーブル回
路（以下、WBRE回路と呼ぶ）21b、▲▼ビッフォ
ア▲▼イネーブル回路（以下、RBCE回路と呼ぶ）
21cおよびテストモード制御回路30を含む。なお、CBRE
回路21aとWBRE回路21bとが、外部から与えられる制御信
号、つまり、行アドレスストローブ信号▲▼、列
アドレスストローブ信号▲▼及びライトイネーブ
ル信号▲▼に応答して、テストモードに設定するこ
とを意味するテストモード設定信号（詳細は後述する
が、▲▼ビッフォア▲▼イネーブル信号▲
▼がイネーブル状態（この列では「Ｌ」レベル
である）でかつ▲▼ビッフォア▲▼イネーブ
ル信号▲▼がイネーブル状態を示す。）および
テストモードを解除することを意味するテストモード解
除信号（詳細は後述するが、▲▼ビッフォア▲
▼イネーブル信号▲▼がイネーブル状態で
かつ▲▼ビッフォア▲▼イネーブル信号▲
▼がディスエーブル状態（この例では「Ｈ」レベ
ルを示す。））を出力する制御手段を構成する。
路（以下、単に禁止回路と呼ぶ）22を含む。タイミング
発生回路20は、第２図に示すように、▲▼ビッフ
ォア▲▼イネーブル回路（以下、CBRE回路と呼
ぶ）21a、▲▼ビッフォア▲▼イネーブル回
路（以下、WBRE回路と呼ぶ）21b、▲▼ビッフォ
ア▲▼イネーブル回路（以下、RBCE回路と呼ぶ）
21cおよびテストモード制御回路30を含む。なお、CBRE
回路21aとWBRE回路21bとが、外部から与えられる制御信
号、つまり、行アドレスストローブ信号▲▼、列
アドレスストローブ信号▲▼及びライトイネーブ
ル信号▲▼に応答して、テストモードに設定するこ
とを意味するテストモード設定信号（詳細は後述する
が、▲▼ビッフォア▲▼イネーブル信号▲
▼がイネーブル状態（この列では「Ｌ」レベル
である）でかつ▲▼ビッフォア▲▼イネーブ
ル信号▲▼がイネーブル状態を示す。）および
テストモードを解除することを意味するテストモード解
除信号（詳細は後述するが、▲▼ビッフォア▲
▼イネーブル信号▲▼がイネーブル状態で
かつ▲▼ビッフォア▲▼イネーブル信号▲
▼がディスエーブル状態（この例では「Ｈ」レベ
ルを示す。））を出力する制御手段を構成する。
また、RBCE回路21cとテストモード制御回路30の一部
（詳細は後述するがトリガ信号発生回路31）とが禁止回
路22、つまり、外部から与えられる制御信号、行アドレ
スストローブ信号▲▼及び列アドレスストローブ
信号▲▼に応答して、テストモードの解除を禁止
することを意味するテストモード解除禁止信号（詳細は
後述するがトリガ信号発生回路31からの出力である▲
▼ビッフォア▲▼トリガ信号REFCT）を出力
する解除禁止手段を構成する。この例ではテストモード
解除禁止信号である▲▼ビッフォア▲▼ト
リガ信号REFCTが「Ｈ」レベルの時にテストモードの解
除を禁止することを意味するものである。
（詳細は後述するがトリガ信号発生回路31）とが禁止回
路22、つまり、外部から与えられる制御信号、行アドレ
スストローブ信号▲▼及び列アドレスストローブ
信号▲▼に応答して、テストモードの解除を禁止
することを意味するテストモード解除禁止信号（詳細は
後述するがトリガ信号発生回路31からの出力である▲
▼ビッフォア▲▼トリガ信号REFCT）を出力
する解除禁止手段を構成する。この例ではテストモード
解除禁止信号である▲▼ビッフォア▲▼ト
リガ信号REFCTが「Ｈ」レベルの時にテストモードの解
除を禁止することを意味するものである。
CBRE回路21aは、行アドレスストローブ信号▲
▼および列アドレスストローブ信号▲▼に応答し
て▲▼ビッフォア▲▼イネーブル信号（以
下、CBRイネーブル信号と呼ぶ）▲▼を出力す
る。WBRE回路21bは、行アドレスストローブ信号▲
▼およびライトイネーブル信号▲▼に応答して▲
▼ビッフォア▲▼イネーブル信号（以下、WB
Rイネーブル信号と呼ぶ）▲▼を出力する。RBC
E回路21cは、行アドレスストローブ信号▲▼およ
び列アドレスストローブ信号▲▼に応答して▲
▼ビッフォア▲▼イネーブル信号（以下、RB
Cイネーブル信号と呼ぶ）▲▼を出力する。
▼および列アドレスストローブ信号▲▼に応答し
て▲▼ビッフォア▲▼イネーブル信号（以
下、CBRイネーブル信号と呼ぶ）▲▼を出力す
る。WBRE回路21bは、行アドレスストローブ信号▲
▼およびライトイネーブル信号▲▼に応答して▲
▼ビッフォア▲▼イネーブル信号（以下、WB
Rイネーブル信号と呼ぶ）▲▼を出力する。RBC
E回路21cは、行アドレスストローブ信号▲▼およ
び列アドレスストローブ信号▲▼に応答して▲
▼ビッフォア▲▼イネーブル信号（以下、RB
Cイネーブル信号と呼ぶ）▲▼を出力する。
テストモード制御回路30は、CBRイネーブル信号▲
▼、WBRイネーブル信号▲▼およびRBCイ
ネーブル信号▲▼に応答してテストモードセッ
ト信号▲▼およびテストモードリセット信号▲
▼をラッチ回路14に与える。
▼、WBRイネーブル信号▲▼およびRBCイ
ネーブル信号▲▼に応答してテストモードセッ
ト信号▲▼およびテストモードリセット信号▲
▼をラッチ回路14に与える。
第3A図、第3B図および第3C図は、それぞれCBRE回路21
a、WBRE回路21bおよびRBCE回路21cの構成を示す回路図
である。第3A図〜第3C図に示すように、CBRE回路21a、W
BRE回路21bおよびRBCE回路21cの各々は、NANDゲートG1,
G2からなるラッチ回路、インバータG3〜G5およびNANDゲ
ートG6から構成される。
a、WBRE回路21bおよびRBCE回路21cの構成を示す回路図
である。第3A図〜第3C図に示すように、CBRE回路21a、W
BRE回路21bおよびRBCE回路21cの各々は、NANDゲートG1,
G2からなるラッチ回路、インバータG3〜G5およびNANDゲ
ートG6から構成される。
CBRE回路21aは、行アドレスストローブ信号▲
▼が「Ｌ」レベルになる時点で行アドレスストローブ信
号▲▼が「Ｌ」レベルとなっていることを検知し
てCBRイネーブル信号▲▼をイネーブルにす
る。第14図の識別回路2bから出力される識別信号CBRが
列アドレスストローブ信号▲▼の立下がりのタイ
ミングでイネーブルになるのに対して、第3A図に示され
るCBRE回路21aから出力されるCBRイネーブル信号▲
▼は行アドレスストローブ信号▲▼の立下が
りのタイミングでイネーブルになる。この実施例では、
行アドレスバッファ２には、第14図に示す識別信号CBR
の代わりに、CBRイネーブル信号▲▼が与えら
れる。
▼が「Ｌ」レベルになる時点で行アドレスストローブ信
号▲▼が「Ｌ」レベルとなっていることを検知し
てCBRイネーブル信号▲▼をイネーブルにす
る。第14図の識別回路2bから出力される識別信号CBRが
列アドレスストローブ信号▲▼の立下がりのタイ
ミングでイネーブルになるのに対して、第3A図に示され
るCBRE回路21aから出力されるCBRイネーブル信号▲
▼は行アドレスストローブ信号▲▼の立下が
りのタイミングでイネーブルになる。この実施例では、
行アドレスバッファ２には、第14図に示す識別信号CBR
の代わりに、CBRイネーブル信号▲▼が与えら
れる。
WBRE回路21bは、行アドレスストローブ信号▲
▼が「Ｌ」レベルになる時点でライトイネーブル信号▲
▼が「Ｌ」レベルとなっていることを検知してWBR
イネーブル信号▲▼をイネーブルにする。この
WBRイネーブル信号▲▼は行アドレスストロー
ブ信号▲▼の立下がりのタイミングでイネーブル
になる。
▼が「Ｌ」レベルになる時点でライトイネーブル信号▲
▼が「Ｌ」レベルとなっていることを検知してWBR
イネーブル信号▲▼をイネーブルにする。この
WBRイネーブル信号▲▼は行アドレスストロー
ブ信号▲▼の立下がりのタイミングでイネーブル
になる。
RBCE回路21cは、列アドレスストローブ信号▲
▼が「Ｌ」レベルになる時点で行アドレスストローブ信
号▲▼が「Ｌ」レベルとなっていることを検知し
てRBCイネーブル信号▲▼をイネーブルにす
る。このRBCイネーブル信号▲▼は列アドレス
ストローブ信号▲▼の立下がりのタイミングでイ
ネーブルになる。
▼が「Ｌ」レベルになる時点で行アドレスストローブ信
号▲▼が「Ｌ」レベルとなっていることを検知し
てRBCイネーブル信号▲▼をイネーブルにす
る。このRBCイネーブル信号▲▼は列アドレス
ストローブ信号▲▼の立下がりのタイミングでイ
ネーブルになる。
CBRE回路21a内のインバータG5からは▲▼ビッ
フォア▲▼識別信号CBR（以下、単に識別信号CBR
と呼ぶ）が出力される。WBRE回路21b内のインバータG5
からは▲▼ビッフォア▲▼識別信号WBR（以
下、単に識別信号WBRと呼ぶ）が出力される。RBCE回路2
1c内のインバータG5からは▲▼ビッフォア▲
▼識別信号RBC（以下、単に識別信号RBCと呼ぶ）が出
力される。
フォア▲▼識別信号CBR（以下、単に識別信号CBR
と呼ぶ）が出力される。WBRE回路21b内のインバータG5
からは▲▼ビッフォア▲▼識別信号WBR（以
下、単に識別信号WBRと呼ぶ）が出力される。RBCE回路2
1c内のインバータG5からは▲▼ビッフォア▲
▼識別信号RBC（以下、単に識別信号RBCと呼ぶ）が出
力される。
第４図は、第２図に示されるテストモード制御回路30
の構成を示す回路図である。
の構成を示す回路図である。
テストモード制御回路30は、▲▼ビッフォア▲
▼トリガ信号発生回路（以下、トリガ信号発生回
路と呼ぶ）31およびセット／リセット信号発生回路32を
含む。トリガ信号発生回路31は、ラッチ回路L1、NANDゲ
ートG11およびインバータG12を含む。ラッチ回路L1は、
RBCイネーブル信号▲▼がイネーブルになると
セットされ、行アドレスストローブ信号▲▼およ
び列アドレスストローブ信号▲▼がともに「Ｈ」
レベルになるとリセットされる。インバータG12からは
▲▼ビッフォア▲▼トリガ信号（以下、RB
Cトリガ信号と呼ぶ）REFCTが発生される。
▼トリガ信号発生回路（以下、トリガ信号発生回
路と呼ぶ）31およびセット／リセット信号発生回路32を
含む。トリガ信号発生回路31は、ラッチ回路L1、NANDゲ
ートG11およびインバータG12を含む。ラッチ回路L1は、
RBCイネーブル信号▲▼がイネーブルになると
セットされ、行アドレスストローブ信号▲▼およ
び列アドレスストローブ信号▲▼がともに「Ｈ」
レベルになるとリセットされる。インバータG12からは
▲▼ビッフォア▲▼トリガ信号（以下、RB
Cトリガ信号と呼ぶ）REFCTが発生される。
セット／リセット信号発生回路32は、３つのラッチ回
路L2〜L4、２つの遅延回路D1,D2、NANDゲートG20および
インバータG21〜G28を含む。ラッチ回路L2は、CBRイネ
ーブル信号▲▼がイネーブルになるとセットさ
れ、行アドレスストローブ信号▲▼が「Ｈ」レベ
ルになるかまたはRBCトリガ信号REFCTがイネーブルにな
るとリセットされる。インバータG25からは▲▼
ビッフォア▲▼トリガ信号（以下、CBRトリガ信
号と呼ぶ）REFATが発生される。
路L2〜L4、２つの遅延回路D1,D2、NANDゲートG20および
インバータG21〜G28を含む。ラッチ回路L2は、CBRイネ
ーブル信号▲▼がイネーブルになるとセットさ
れ、行アドレスストローブ信号▲▼が「Ｈ」レベ
ルになるかまたはRBCトリガ信号REFCTがイネーブルにな
るとリセットされる。インバータG25からは▲▼
ビッフォア▲▼トリガ信号（以下、CBRトリガ信
号と呼ぶ）REFATが発生される。
ラッチ回路L3は、WBRイネーブル信号▲▼が
イネーブルになるとセットされ、行アドレスストローブ
信号▲▼が「Ｈ」レベルになるかまたはRBCトリ
ガ信号REFCTがイネーブルになるとセットされる。イン
バータG26からは▲▼ビッフォア▲▼トリガ
信号（以下、WBRトリガ信号と呼ぶ）REFBTが発生され
る。
イネーブルになるとセットされ、行アドレスストローブ
信号▲▼が「Ｈ」レベルになるかまたはRBCトリ
ガ信号REFCTがイネーブルになるとセットされる。イン
バータG26からは▲▼ビッフォア▲▼トリガ
信号（以下、WBRトリガ信号と呼ぶ）REFBTが発生され
る。
ラッチ回路L4は、CBRトリガ信号REFATおよびWBRトリ
ガ信号REFBTがともにイネーブルになるとNANDゲートG20
の出力の遅延信号によりセットされ、CBRトリガ信号REF
ATがイネーブルになるとリセットされる。遅延回路D2か
らテストモードセット信号▲▼が発生され、インバ
ータG28からテストモードリセット信号▲▼が発生
される。
ガ信号REFBTがともにイネーブルになるとNANDゲートG20
の出力の遅延信号によりセットされ、CBRトリガ信号REF
ATがイネーブルになるとリセットされる。遅延回路D2か
らテストモードセット信号▲▼が発生され、インバ
ータG28からテストモードリセット信号▲▼が発生
される。
ラッチ回路L4がリセット状態のとき、テストモードリ
セット信号▲▼がイネーブルになる。また、ラッチ
回路L4がセット状態のとき、テストモードセット信号▲
▼がイネーブルになる。
セット信号▲▼がイネーブルになる。また、ラッチ
回路L4がセット状態のとき、テストモードセット信号▲
▼がイネーブルになる。
第５図は、第１図および第２図に示されるラッチ回路
14の構成を示す論理回路図である。このラッチ回路14
は、クロスカップル接続されたNANDゲートG31およびG32
によって構成される。
14の構成を示す論理回路図である。このラッチ回路14
は、クロスカップル接続されたNANDゲートG31およびG32
によって構成される。
このラッチ回路14においては、セット入力であるNAND
ゲートG31の一方入力端子にテストモードセット信号▲
▼が入力され、リセット入力であるNANDゲートG32
の一方入力端子にテストモードリセット信号▲▼が
入力される。そして、ラッチ回路14は、NANDゲートG32
の出力端子からテストモードイネーブル信号▲▼を
出力する。
ゲートG31の一方入力端子にテストモードセット信号▲
▼が入力され、リセット入力であるNANDゲートG32
の一方入力端子にテストモードリセット信号▲▼が
入力される。そして、ラッチ回路14は、NANDゲートG32
の出力端子からテストモードイネーブル信号▲▼を
出力する。
つまり、このように構成されたラッチ回路14は、テス
トモードセット信号▲▼がイネーブルになるとセッ
トされ、テストモードリセット信号▲▼がイネーブ
ルになるとリセットされる。
トモードセット信号▲▼がイネーブルになるとセッ
トされ、テストモードリセット信号▲▼がイネーブ
ルになるとリセットされる。
なお、テストモード制御回路30のセット／リセット信
号発生回路32とラッチ回路14とがテストモード保持手段
を構成するものである。このテストモード保持手段は、
CBRE回路21aとWBRE回路21bとによって構成される制御手
段からのテストモード設定信号（CBRイネーブル信号▲
▼とWBRイネーブル信号▲▼）とに基
づく）およびテストモード解除信号（CBRイネーブル信
号▲▼とWBRイネーブル信号▲▼）と
に基づく）と禁止回路22である解除禁止手段からのテス
トモード解除禁止信号（RBCトリガ信号REFCT）を受け、
テストモード設定信号に基づいてテストモードに設定、
つまり、セット／リセット信号発生回路32からのテスト
モードセット信号▲▼がイネーブルになってテスト
モードイネーブル信号▲▼がイネーブルになり、テ
ストモード解除信号に基づいてテストモードを解除、つ
まり、セット／リセット信号発生回路32からのテストモ
ードリセット信号▲▼がイネーブルになってテスト
モードイネーブル信号▲▼がディスエーブルにな
り、テストモード解除禁止信号がテストモードの解除を
禁止することを意味していると、つまり「Ｈ」レベルで
あると、テストモード解除信号がテストモードを解除す
ることを意味してもテストモードを保持し続ける、つま
り、CBRトリガ信号REFAT及びWBRトリガ信号REFBTのレベ
ル状態が変化せず、テストモードセット信号▲▼及
びテストモードリセット信号▲▼のレベル状態も変
化せず、結果としてテストモードイネーブル信号▲
▼のレベル状態も変化せずイネーブルになっているもの
である。
号発生回路32とラッチ回路14とがテストモード保持手段
を構成するものである。このテストモード保持手段は、
CBRE回路21aとWBRE回路21bとによって構成される制御手
段からのテストモード設定信号（CBRイネーブル信号▲
▼とWBRイネーブル信号▲▼）とに基
づく）およびテストモード解除信号（CBRイネーブル信
号▲▼とWBRイネーブル信号▲▼）と
に基づく）と禁止回路22である解除禁止手段からのテス
トモード解除禁止信号（RBCトリガ信号REFCT）を受け、
テストモード設定信号に基づいてテストモードに設定、
つまり、セット／リセット信号発生回路32からのテスト
モードセット信号▲▼がイネーブルになってテスト
モードイネーブル信号▲▼がイネーブルになり、テ
ストモード解除信号に基づいてテストモードを解除、つ
まり、セット／リセット信号発生回路32からのテストモ
ードリセット信号▲▼がイネーブルになってテスト
モードイネーブル信号▲▼がディスエーブルにな
り、テストモード解除禁止信号がテストモードの解除を
禁止することを意味していると、つまり「Ｈ」レベルで
あると、テストモード解除信号がテストモードを解除す
ることを意味してもテストモードを保持し続ける、つま
り、CBRトリガ信号REFAT及びWBRトリガ信号REFBTのレベ
ル状態が変化せず、テストモードセット信号▲▼及
びテストモードリセット信号▲▼のレベル状態も変
化せず、結果としてテストモードイネーブル信号▲
▼のレベル状態も変化せずイネーブルになっているもの
である。
次に、第１図〜第５図に示されるダイナミックRAMの
動作を、第６図〜第８図の動作波形図を参照しながら説
明する。第６図はテストモードセットサイクルT1および
テストモードリードサイクルT2を示す。テストモードリ
ードサイクルとはテストモード期間中のリードサイクル
をいう。第７図はテストモードヒドンリフレッシュサイ
クルT3を示す。テストモードヒドンリフレッシュサイク
ルとはテストモード期間中のヒドンリフレッシュサイク
ルをいう。第８図はテストモードリセットサイクルT4を
示す。
動作を、第６図〜第８図の動作波形図を参照しながら説
明する。第６図はテストモードセットサイクルT1および
テストモードリードサイクルT2を示す。テストモードリ
ードサイクルとはテストモード期間中のリードサイクル
をいう。第７図はテストモードヒドンリフレッシュサイ
クルT3を示す。テストモードヒドンリフレッシュサイク
ルとはテストモード期間中のヒドンリフレッシュサイク
ルをいう。第８図はテストモードリセットサイクルT4を
示す。
（１）テストモードセットサイクルT1 時刻t0において、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびライト
イネーブル信号▲▼は「Ｈ」レベルとなっている。
時刻t1に列アドレスストローブ信号▲▼およびラ
イトイネーブル信号▲▼が「Ｌ」レベルになると、
CBRE回路21a内の識別信号CBRがイネーブルになるととも
に、WBRE回路21b内の識別信号WBRがイネーブルになる。
▼、列アドレスストローブ信号▲▼およびライト
イネーブル信号▲▼は「Ｈ」レベルとなっている。
時刻t1に列アドレスストローブ信号▲▼およびラ
イトイネーブル信号▲▼が「Ｌ」レベルになると、
CBRE回路21a内の識別信号CBRがイネーブルになるととも
に、WBRE回路21b内の識別信号WBRがイネーブルになる。
時刻t2に行アドレスストローブ信号▲▼が
「Ｌ」レベルになると、識別信号CBRおよび識別信号WBR
がイネーブルであるのでCBRイネーブル信号▲
▼およびWBRイネーブル信号▲▼がともにイネ
ーブルになる。つまり、CBRイネーブル信号▲
▼およびWBRイネーブル信号▲▼がイネーブル
になったということは、行アドレスストローブ信号▲
▼が非アクティブ状態からアクティブ状態に変化す
る時点t2より前に列アドレスストローブ信号▲▼
が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号がアクティブ状態であるこ
と、つまりWCBR（▲▼ビッフォア▲▼でか
つライトイネーブル信号▲▼が「Ｌ」レベルを意味
する）であることを示し、テストモードに設定するよう
動作させる。一方、時刻t2においては識別信号RBCはデ
ィスエーブルであるので、RBCイネーブル信号▲
▼もディスエーブルになっている。このため、ラッチ
回路L2,L3によってCBRトリガ信号REFATおよびWBRトリガ
信号REFBTがともにイネーブルになる。その結果、NAND
ゲートG20の出力が遅延回路D1,D2により遅延され、時刻
t3にテストモードセット信号▲▼がイネーブルにな
る。しかし、時刻t3においてはテストモードリセット信
号▲▼がイネーブルであるため、テストモードイネ
ーブル信号▲▼はディスエーブルのまま変化しな
い。
「Ｌ」レベルになると、識別信号CBRおよび識別信号WBR
がイネーブルであるのでCBRイネーブル信号▲
▼およびWBRイネーブル信号▲▼がともにイネ
ーブルになる。つまり、CBRイネーブル信号▲
▼およびWBRイネーブル信号▲▼がイネーブル
になったということは、行アドレスストローブ信号▲
▼が非アクティブ状態からアクティブ状態に変化す
る時点t2より前に列アドレスストローブ信号▲▼
が非アクティブ状態からアクティブ状態に変化してお
り、ライトイネーブル信号がアクティブ状態であるこ
と、つまりWCBR（▲▼ビッフォア▲▼でか
つライトイネーブル信号▲▼が「Ｌ」レベルを意味
する）であることを示し、テストモードに設定するよう
動作させる。一方、時刻t2においては識別信号RBCはデ
ィスエーブルであるので、RBCイネーブル信号▲
▼もディスエーブルになっている。このため、ラッチ
回路L2,L3によってCBRトリガ信号REFATおよびWBRトリガ
信号REFBTがともにイネーブルになる。その結果、NAND
ゲートG20の出力が遅延回路D1,D2により遅延され、時刻
t3にテストモードセット信号▲▼がイネーブルにな
る。しかし、時刻t3においてはテストモードリセット信
号▲▼がイネーブルであるため、テストモードイネ
ーブル信号▲▼はディスエーブルのまま変化しな
い。
次に、時刻t4に列アドレスストローブ信号▲▼
が「Ｈ」レベルになると、識別信号CBRがディスエーブ
ルになる。これにより、CBRイネーブル信号▲
▼がディスエーブルになり、識別信号RBCがイネーブル
になる。時刻t5に行アドレスストローブ信号▲▼
が「Ｈ」レベルになると、識別信号RBCがディスエーブ
ルになり、WBRイネーブル信号▲▼がディスエ
ーブルになる。これにより、CBRトリガ信号REFATおよび
WBRトリガ信号REFBTがディスエーブルになる。CBRトリ
ガ信号REFATがディスエーブルになることによってラッ
チ回路L4のリセット端子N1の入力がディスエーブルにな
る。このとき、ラッチ回路L4のセット端子N2の入力は、
遅延回路D1による遅延のために、イネーブル状態を保持
している。このため、ラッチ回路L4がセットされ、テス
トモードリセット信号▲▼がディスエーブルにな
る。このとき、テストモードセット信号▲▼は、遅
延回路D1,D2による遅延のために、セットされたまま変
化しない。したがって、ラッチ回路14によりテストモー
ドイネーブル信号▲▼がイネーブルになる。
が「Ｈ」レベルになると、識別信号CBRがディスエーブ
ルになる。これにより、CBRイネーブル信号▲
▼がディスエーブルになり、識別信号RBCがイネーブル
になる。時刻t5に行アドレスストローブ信号▲▼
が「Ｈ」レベルになると、識別信号RBCがディスエーブ
ルになり、WBRイネーブル信号▲▼がディスエ
ーブルになる。これにより、CBRトリガ信号REFATおよび
WBRトリガ信号REFBTがディスエーブルになる。CBRトリ
ガ信号REFATがディスエーブルになることによってラッ
チ回路L4のリセット端子N1の入力がディスエーブルにな
る。このとき、ラッチ回路L4のセット端子N2の入力は、
遅延回路D1による遅延のために、イネーブル状態を保持
している。このため、ラッチ回路L4がセットされ、テス
トモードリセット信号▲▼がディスエーブルにな
る。このとき、テストモードセット信号▲▼は、遅
延回路D1,D2による遅延のために、セットされたまま変
化しない。したがって、ラッチ回路14によりテストモー
ドイネーブル信号▲▼がイネーブルになる。
NANDゲートG20の出力が遅延回路D1,D2により遅延され
て、時刻t6にテストモードセット信号▲▼がディス
エーブルになるが、テストモードイネーブル信号▲
▼の状態は変化しない。時刻t7にライトイネーブル信号
▲▼が「Ｈ」レベルになると、識別信号WBRがディ
スエーブルになる。
て、時刻t6にテストモードセット信号▲▼がディス
エーブルになるが、テストモードイネーブル信号▲
▼の状態は変化しない。時刻t7にライトイネーブル信号
▲▼が「Ｈ」レベルになると、識別信号WBRがディ
スエーブルになる。
以上の動作によってダイナミックRAMがテストモード
にセットされる。上記の動作において、列アドレススト
ローブ信号▲▼およびライトイネーブル信号▲
▼は同時に「Ｌ」レベルになる必要はなく、これらは
異なるタイミングで「Ｌ」レベルに立下がってもよい。
また、行アドレスストローブ信号▲▼、列アドレ
スストローブ信号▲▼およびライトイネーブル信
号▲▼が「Ｈ」レベルになる順序は任意である。
にセットされる。上記の動作において、列アドレススト
ローブ信号▲▼およびライトイネーブル信号▲
▼は同時に「Ｌ」レベルになる必要はなく、これらは
異なるタイミングで「Ｌ」レベルに立下がってもよい。
また、行アドレスストローブ信号▲▼、列アドレ
スストローブ信号▲▼およびライトイネーブル信
号▲▼が「Ｈ」レベルになる順序は任意である。
（２）テストモードリードサイクルT2 時刻t8において、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびライト
イネーブル信号▲▼は「Ｈ」レベルである。時刻t9
に行アドレスストローブ信号▲▼が「Ｌ」レベル
になると、識別信号RBCがイネーブルになる。時刻t10に
列アドレスストローブ信号▲▼が「Ｌ」レベルに
なると、RBCイネーブル信号▲▼がイネーブル
になる。これにより、RBCトリガ信号REFCTがイネーブル
になる。
▼、列アドレスストローブ信号▲▼およびライト
イネーブル信号▲▼は「Ｈ」レベルである。時刻t9
に行アドレスストローブ信号▲▼が「Ｌ」レベル
になると、識別信号RBCがイネーブルになる。時刻t10に
列アドレスストローブ信号▲▼が「Ｌ」レベルに
なると、RBCイネーブル信号▲▼がイネーブル
になる。これにより、RBCトリガ信号REFCTがイネーブル
になる。
次に、時刻t11に行アドレスストローブ信号▲
▼が「Ｈ」レベルになると、識別信号CBRがイネーブル
になり、識別信号RBCがディスエーブルになる。さら
に、RBCイネーブル信号▲▼がディスエーブル
になる。時刻t12は列アドレスストローブ信号▲
▼が「Ｈ」レベルになると、識別信号CBRがディスエー
ブルになる。さらに、RBCトリガ信号REFCTがディスエー
ブルになる。
▼が「Ｈ」レベルになると、識別信号CBRがイネーブル
になり、識別信号RBCがディスエーブルになる。さら
に、RBCイネーブル信号▲▼がディスエーブル
になる。時刻t12は列アドレスストローブ信号▲
▼が「Ｈ」レベルになると、識別信号CBRがディスエー
ブルになる。さらに、RBCトリガ信号REFCTがディスエー
ブルになる。
テストモードリードサイクルT2においてはCBRトリガ
信号REFATおよびWBRトリガ信号REFBTはともにディスエ
ーブルのまま変化しないので、テストモードセット信号
▲▼およびテストモードリセット信号▲▼はと
もに変化しない。そのため、テストモードイネーブル信
号▲▼の状態は変化せず、ダイナミックRAMはテス
トモードにセットされた状態を保つ。テストモードリー
ドサイクルT2が終了する時刻t13における各信号のレベ
ルは、テストモードセットサイクルT1が終了する時刻t8
の状態と同じである。
信号REFATおよびWBRトリガ信号REFBTはともにディスエ
ーブルのまま変化しないので、テストモードセット信号
▲▼およびテストモードリセット信号▲▼はと
もに変化しない。そのため、テストモードイネーブル信
号▲▼の状態は変化せず、ダイナミックRAMはテス
トモードにセットされた状態を保つ。テストモードリー
ドサイクルT2が終了する時刻t13における各信号のレベ
ルは、テストモードセットサイクルT1が終了する時刻t8
の状態と同じである。
ダイナミックRAMがテストモード期間中の書込サイク
ル（テストモードライトサイクル）となる場合には、第
６図に破線で示すように、ライトイネーブル信号▲
▼は時刻t29に「Ｌ」レベルとなる。この場合にも、CBR
トリガ信号REFATおよびWBRトリガ信号REFBTはともにデ
ィスエーブルのまま変化しないので、テストモードイネ
ーブル信号▲▼の状態は変化しない。
ル（テストモードライトサイクル）となる場合には、第
６図に破線で示すように、ライトイネーブル信号▲
▼は時刻t29に「Ｌ」レベルとなる。この場合にも、CBR
トリガ信号REFATおよびWBRトリガ信号REFBTはともにデ
ィスエーブルのまま変化しないので、テストモードイネ
ーブル信号▲▼の状態は変化しない。
（３）テストモードヒドンリフレッシュサイクルT3 時刻t14において、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびライ
トイネーブル信号▲▼は「Ｈ」レベルであり、他の
信号のレベルは第６図の時刻t8と同じである。時刻t15
に行アドレスストローブ信号▲▼が「Ｌ」レベル
になると、識別信号RBCがイネーブルになる。時刻t16に
列アドレスストローブ信号▲▼が「Ｌ」レベルに
なると、RBCE回路21cによってRBCイネーブル信号▲
▼がイネーブルになる。これにより、RBCトリガ信
号REFCTがイネーブルになる。時刻t16においてライトイ
ネーブル信号▲▼が「Ｈ」レベルに保持されている
ので、外部出力端子11に出力データDOUTが現われる。
▼、列アドレスストローブ信号▲▼およびライ
トイネーブル信号▲▼は「Ｈ」レベルであり、他の
信号のレベルは第６図の時刻t8と同じである。時刻t15
に行アドレスストローブ信号▲▼が「Ｌ」レベル
になると、識別信号RBCがイネーブルになる。時刻t16に
列アドレスストローブ信号▲▼が「Ｌ」レベルに
なると、RBCE回路21cによってRBCイネーブル信号▲
▼がイネーブルになる。これにより、RBCトリガ信
号REFCTがイネーブルになる。時刻t16においてライトイ
ネーブル信号▲▼が「Ｈ」レベルに保持されている
ので、外部出力端子11に出力データDOUTが現われる。
時刻t17に行アドレスストローブ信号▲▼が
「Ｈ」レベルになると、識別信号CBRがイネーブルにな
り、識別信号RBCがディスエーブルになる。これによ
り、RBCイネーブル信号▲▼がディスエーブル
になる。しかし、このとき列アドレスストローブ信号▲
▼は「Ｌ」レベルに保持されているので、トリガ
信号発生回路31においてRBCトリガ信号REFCTはイネーブ
ル状態に保持される。
「Ｈ」レベルになると、識別信号CBRがイネーブルにな
り、識別信号RBCがディスエーブルになる。これによ
り、RBCイネーブル信号▲▼がディスエーブル
になる。しかし、このとき列アドレスストローブ信号▲
▼は「Ｌ」レベルに保持されているので、トリガ
信号発生回路31においてRBCトリガ信号REFCTはイネーブ
ル状態に保持される。
時刻t18において、ヒドンリフレッシュを行なうため
に行アドレスストローブ信号▲▼が再び「Ｌ」レ
ベルに立下がると、CBRイネーブル信号▲▼は
イネーブルになる。しかし、RBCトリガ信号REFCTがイネ
ーブルであるので、CBRトリガ信号REFATはディスエーブ
ル状態に保持される。
に行アドレスストローブ信号▲▼が再び「Ｌ」レ
ベルに立下がると、CBRイネーブル信号▲▼は
イネーブルになる。しかし、RBCトリガ信号REFCTがイネ
ーブルであるので、CBRトリガ信号REFATはディスエーブ
ル状態に保持される。
この時点で識別信号CBRおよびCBRイネーブル信号▲
▼がイネーブルであるので、ノーマルモードのリフ
レッシュの場合と同様に、行アドレスバッファ２は行ア
ドレスカウンタ2aからのアドレス信号cX0〜cXn−１を受
けて内部アドレス信号aX0〜aXn−１を発生する。その結
果、この内部アドレス信号aX0〜aXn−１によりメモリセ
ルアレイ１内のメモリセルが選択され、その選択された
メモリセルのリフレッシュが行なわれる。このとき、列
アドレスバッファ３、列デコーダ６、プリアンプ7a〜7
d、データアウトバッファ８およびデータインバッファ
９は、CBRイネーブル信号▲▼により非活性に
される。一方、この時刻t18において、CBRイネーブル信
号▲▼がイネーブルになり、WBRイネーブル信
号▲▼がディスエーブルであるということは、
行アドレスストローブ信号▲▼が非アクティブ状
態からアクティブ状態に変化する時点より前に列アドレ
スストローブ信号▲▼が非アクティブ状態からア
クティブ状態に変化しており、ライトイネーブル信号▲
▼が非アクティブ状態であることを示し、CBRE回路
21aとWBRE回路21bとによって構成される制御手段からは
テストモードを解除する動作を行わせると同様の出力が
なされている。しかし、禁止回路22を構成しているトリ
ガ信号発生回路31からのRBCトリガ信号REFCTがイネーブ
ルであるため、セット／リセット信号発生回路32とラッ
チ回路14とによって構成されるテストモード保持手段は
状態を保持し、その出力であるテストモードイネーブル
信号▲▼がイネーブルを保持し続けているものであ
る。 時刻t19に行アドレスストローブ信号▲▼
が「Ｈ」レベルになると、CBRイネーブル信号▲
▼がディスエーブルになる。時刻t20に列アドレスス
トローブ信号▲▼が「Ｈ」レベルになると、RBC
トリガ信号REFCTがディスエーブルになる。しかし、こ
のときCBRイネーブル信号▲▼は既にディスエ
ーブルとなっているので、CBRトリガ信号REFATはディス
エーブル状態に保持される。このため、外部出力端子11
は高インピーダンス状態になる。
▼がイネーブルであるので、ノーマルモードのリフ
レッシュの場合と同様に、行アドレスバッファ２は行ア
ドレスカウンタ2aからのアドレス信号cX0〜cXn−１を受
けて内部アドレス信号aX0〜aXn−１を発生する。その結
果、この内部アドレス信号aX0〜aXn−１によりメモリセ
ルアレイ１内のメモリセルが選択され、その選択された
メモリセルのリフレッシュが行なわれる。このとき、列
アドレスバッファ３、列デコーダ６、プリアンプ7a〜7
d、データアウトバッファ８およびデータインバッファ
９は、CBRイネーブル信号▲▼により非活性に
される。一方、この時刻t18において、CBRイネーブル信
号▲▼がイネーブルになり、WBRイネーブル信
号▲▼がディスエーブルであるということは、
行アドレスストローブ信号▲▼が非アクティブ状
態からアクティブ状態に変化する時点より前に列アドレ
スストローブ信号▲▼が非アクティブ状態からア
クティブ状態に変化しており、ライトイネーブル信号▲
▼が非アクティブ状態であることを示し、CBRE回路
21aとWBRE回路21bとによって構成される制御手段からは
テストモードを解除する動作を行わせると同様の出力が
なされている。しかし、禁止回路22を構成しているトリ
ガ信号発生回路31からのRBCトリガ信号REFCTがイネーブ
ルであるため、セット／リセット信号発生回路32とラッ
チ回路14とによって構成されるテストモード保持手段は
状態を保持し、その出力であるテストモードイネーブル
信号▲▼がイネーブルを保持し続けているものであ
る。 時刻t19に行アドレスストローブ信号▲▼
が「Ｈ」レベルになると、CBRイネーブル信号▲
▼がディスエーブルになる。時刻t20に列アドレスス
トローブ信号▲▼が「Ｈ」レベルになると、RBC
トリガ信号REFCTがディスエーブルになる。しかし、こ
のときCBRイネーブル信号▲▼は既にディスエ
ーブルとなっているので、CBRトリガ信号REFATはディス
エーブル状態に保持される。このため、外部出力端子11
は高インピーダンス状態になる。
また、第７図に破線で示すように、時刻t21に列アド
レスストローブ信号▲▼が行アドレスストローブ
信号▲▼よりも先に「Ｈ」レベルになると、RBC
トリガ信号REFCTはディスエーブルになる。しかし、CBR
イネーブル信号▲▼もディスエーブルになるた
め、CBRトリガ信号REFATはディスエーブル状態に保持さ
れる。
レスストローブ信号▲▼が行アドレスストローブ
信号▲▼よりも先に「Ｈ」レベルになると、RBC
トリガ信号REFCTはディスエーブルになる。しかし、CBR
イネーブル信号▲▼もディスエーブルになるた
め、CBRトリガ信号REFATはディスエーブル状態に保持さ
れる。
以上の動作によりテストモード期間中にヒドンリフレ
ッシュが行なわれる。テストモードヒドンリフレッシュ
サイクルT3が終了する時刻t22における各信号のレベル
は、テストモードセットサイクルT1が終了する時刻t8の
状態と同じである。
ッシュが行なわれる。テストモードヒドンリフレッシュ
サイクルT3が終了する時刻t22における各信号のレベル
は、テストモードセットサイクルT1が終了する時刻t8の
状態と同じである。
上記のように、テストモードヒドンリフレッシュサイ
クルT3においてはテストモードセット信号▲▼およ
びテストモードリセット信号▲▼のレベルが変化し
ないため、テストモードイネーブル信号▲▼の状態
も変化しない。したがって、テストモードの期間中にヒ
ドンリフレッシュが行なわれてもテストモードは解除さ
れない。
クルT3においてはテストモードセット信号▲▼およ
びテストモードリセット信号▲▼のレベルが変化し
ないため、テストモードイネーブル信号▲▼の状態
も変化しない。したがって、テストモードの期間中にヒ
ドンリフレッシュが行なわれてもテストモードは解除さ
れない。
（４）テストモードリセットサイクルT4 時刻t23において、行アドレスストローブ信号▲
▼、列アドレスストローブ信号▲▼およびライ
トイネーブル信号▲▼は「Ｈ」レベルであり、各信
号のレベルは第６図の時刻t8の状態と同じである。時刻
t24に列アドレスストローブ信号▲▼が「Ｌ」レ
ベルになると、識別信号CBRがイネーブルになる。時刻t
25に行アドレスストローブ信号▲▼が「Ｌ」レベ
ルになると、CBRイネーブル信号▲▼がイネー
ブルになる。すなわち、時刻25において、CBRイネーブ
ル信号▲▼がイネーブルになり、WBRイネーブ
ル信号▲▼がディスエーブルであるということ
は、行アドレスストローブ信号▲▼が非アクティ
ブ状態からアクティブ状態に変化する時点より前に列ア
ドレスストローブ信号▲▼が非アクティブ状態か
らアクティブ状態に変化しており、ライトイネーブル信
号▲▼が非アクティブ状態であることを示し、CBRE
回路21aとWBRE回路21bとによって構成される制御手段か
らはテストモードを解除する動作を行わせる信号が出力
されたことになる。この時、禁止回路22を構成している
トリガ信号発生回路31からのRBCトリガ信号REFCTはディ
スエーブルであるため、セット／リセット信号発生回路
32はテストモードをリセット、つまり解除を行う動作に
入る。つまり、CBRイネーブル信号▲▼がイネ
ーブルになることにより、CBRトリガ信号REFATがイネー
ブルになる。そのため、ラッチ回路L4のリセット端子N1
の入力がイネーブルになってラッチ回路L4がリセットさ
れる。その結果、テストモードリセット信号▲▼が
イネーブルになる。したがって、ラッチ回路14がリセッ
トされて、テストモードイネーブル信号▲▼がディ
スエーブルになる。
▼、列アドレスストローブ信号▲▼およびライ
トイネーブル信号▲▼は「Ｈ」レベルであり、各信
号のレベルは第６図の時刻t8の状態と同じである。時刻
t24に列アドレスストローブ信号▲▼が「Ｌ」レ
ベルになると、識別信号CBRがイネーブルになる。時刻t
25に行アドレスストローブ信号▲▼が「Ｌ」レベ
ルになると、CBRイネーブル信号▲▼がイネー
ブルになる。すなわち、時刻25において、CBRイネーブ
ル信号▲▼がイネーブルになり、WBRイネーブ
ル信号▲▼がディスエーブルであるということ
は、行アドレスストローブ信号▲▼が非アクティ
ブ状態からアクティブ状態に変化する時点より前に列ア
ドレスストローブ信号▲▼が非アクティブ状態か
らアクティブ状態に変化しており、ライトイネーブル信
号▲▼が非アクティブ状態であることを示し、CBRE
回路21aとWBRE回路21bとによって構成される制御手段か
らはテストモードを解除する動作を行わせる信号が出力
されたことになる。この時、禁止回路22を構成している
トリガ信号発生回路31からのRBCトリガ信号REFCTはディ
スエーブルであるため、セット／リセット信号発生回路
32はテストモードをリセット、つまり解除を行う動作に
入る。つまり、CBRイネーブル信号▲▼がイネ
ーブルになることにより、CBRトリガ信号REFATがイネー
ブルになる。そのため、ラッチ回路L4のリセット端子N1
の入力がイネーブルになってラッチ回路L4がリセットさ
れる。その結果、テストモードリセット信号▲▼が
イネーブルになる。したがって、ラッチ回路14がリセッ
トされて、テストモードイネーブル信号▲▼がディ
スエーブルになる。
時刻t26に列アドレスストローブ信号▲▼が
「Ｈ」レベルになると、識別信号CBRがディスエーブル
になる。これにより、CBRイネーブル信号▲▼
がディスエーブルになる。また、識別信号RBCがイネー
ブルになる。時刻t27に行アドレスストローブ信号▲
▼が「Ｈ」レベルになると、識別信号RBCがディス
エーブルになり、CBRトリガ信号REFATもディスエーブル
になる。
「Ｈ」レベルになると、識別信号CBRがディスエーブル
になる。これにより、CBRイネーブル信号▲▼
がディスエーブルになる。また、識別信号RBCがイネー
ブルになる。時刻t27に行アドレスストローブ信号▲
▼が「Ｈ」レベルになると、識別信号RBCがディス
エーブルになり、CBRトリガ信号REFATもディスエーブル
になる。
以上の動作によってテストモードのリセットが行なわ
れる。すなわち、テストモードの期間中に、ライトイネ
ーブル信号▲▼が「Ｈ」レベルに保持されて、▲
▼ビッフォア▲▼リフレッシュのタイミング
で動作が行なわれることにより、テストモードがリセッ
トされる。テストモードリセットサイクルT4が終了する
時刻t28における各信号のレベルは、ノーマルモードに
おける時刻t0の状態と同じである。
れる。すなわち、テストモードの期間中に、ライトイネ
ーブル信号▲▼が「Ｈ」レベルに保持されて、▲
▼ビッフォア▲▼リフレッシュのタイミング
で動作が行なわれることにより、テストモードがリセッ
トされる。テストモードリセットサイクルT4が終了する
時刻t28における各信号のレベルは、ノーマルモードに
おける時刻t0の状態と同じである。
以上のように、上記実施例によるダイナミックRAMに
は禁止回路22が設けられているので、テストモード期間
中にヒドンリフレッシュ動作が行なわれてもそのテスト
モードが解除されない。したがって、テストモードのセ
ット動作、テストモードのリセット動作、テストモード
期間中の読出動作、テストモード期間中の書込動作およ
びテストモード期間中のヒドンリフレッシュ動作が正常
に行なわれる。
は禁止回路22が設けられているので、テストモード期間
中にヒドンリフレッシュ動作が行なわれてもそのテスト
モードが解除されない。したがって、テストモードのセ
ット動作、テストモードのリセット動作、テストモード
期間中の読出動作、テストモード期間中の書込動作およ
びテストモード期間中のヒドンリフレッシュ動作が正常
に行なわれる。
なお、この発明の半導体記憶装置の各回路の構成は上
記実施例の論理回路に限定されず、同様の効果を奏する
ならば他の構成であってもよい。
記実施例の論理回路に限定されず、同様の効果を奏する
ならば他の構成であってもよい。
［発明の効果］ 以上のように、第１の発明によれば、テストモードの
期間中に解除禁止手段からのテストモード解除禁止信号
がテストモードの解除を禁止することを意味していると
制御手段からのテストモード解除信号がテストモードを
解除することを意味してもテストモード保持手段がテス
トモードを保持し続けるので、テストモードの期間中に
そのテストモードを保持したまま所定の動作を行なうこ
とが可能となる。したがって、より使いやすい半導体記
憶装置が提供される。
期間中に解除禁止手段からのテストモード解除禁止信号
がテストモードの解除を禁止することを意味していると
制御手段からのテストモード解除信号がテストモードを
解除することを意味してもテストモード保持手段がテス
トモードを保持し続けるので、テストモードの期間中に
そのテストモードを保持したまま所定の動作を行なうこ
とが可能となる。したがって、より使いやすい半導体記
憶装置が提供される。
第２の発明によれば、いわゆる▲▼ビッフォア
▲▼のタイミングでテストモードが解除される半
導体記憶装置において、テストモードを維持したままヒ
ドンリフレッシュ動作を行なうことが可能となる。した
がって、半導体記憶装置がより使いやすくなる。
▲▼のタイミングでテストモードが解除される半
導体記憶装置において、テストモードを維持したままヒ
ドンリフレッシュ動作を行なうことが可能となる。した
がって、半導体記憶装置がより使いやすくなる。
第１図はこの発明の一実施例によるダイナミックRAMの
全体構成を示すブロック図である。第２図は第１図のダ
イナミックRAMに含まれるタイミング発生回路の構成を
示すブロック図である。第3A図は▲▼ビッフォア
▲▼イネーブル回路の構成を示す論理回路図であ
る。第3B図は▲▼ビッフォア▲▼イネーブル
回路の構成を示す論理回路図である。第3C図は▲
▼ビッフォア▲▼イネーブル回路の構成を示す論
理回路図である。第４図はテストモード制御回路の構成
を示す論理回路図である。第５図はラッチ回路の構成を
示す論理回路図である。第６図は第１図のダイナミック
RAMのテストモードセットサイクルおよびテストモード
リードサイクルのタイミングチャートである。第７図は
第１図のダイナミックRAMのテストモードヒドンリフレ
ッシュサイクルのタイミングチャートである。第８図は
第１図のダイナミックRAMのテストモードリセットサイ
クルのタイミングチャートである。第９図は従来のダイ
ナミックRAMの全体構成を示すブロック図である。第10
図は第１図および第９図のダイナミックRAMに含まれる
データインバッファの構成を示すブロック図である。第
11図は第１図および第９図のダイナミックRAMに含まれ
るデータアウトバッファの構成を示すブロック図であ
る。第12A図はノーマルモードにおける読出サイクルの
タイミングチャートである。第12B図はノーマルモード
における書込サイクルのタイミングチャートである。第
13A図はテストモードセットサイクルのタイミングチャ
ートである。第13B図はテストモードリセットサイクル
のタイミングチャートである。第14図は従来のダイナミ
ックRAMに含まれる行アドレスバッファおよびその周辺
部分の構成を示すブロック図である。第15図はヒドンリ
フレッシュサイクルのタイミングチャートである。 図において、１はメモリセルアレイ、14はラッチ回路、
20はタイミング発生回路、22はテストモードリセット禁
止回路、▲▼は行アドレスストローブ信号、▲
▼は列アドレスストローブ信号、▲▼はライト
イネーブル信号、▲▼は▲▼ビッフォア
▲▼イネーブル信号、▲▼はテストモードセ
ット信号、▲▼はテストモードリセット信号、▲
▼はテストモードイネーブル信号である。 なお、各図中同一符号は同一または相当部分を示す。
全体構成を示すブロック図である。第２図は第１図のダ
イナミックRAMに含まれるタイミング発生回路の構成を
示すブロック図である。第3A図は▲▼ビッフォア
▲▼イネーブル回路の構成を示す論理回路図であ
る。第3B図は▲▼ビッフォア▲▼イネーブル
回路の構成を示す論理回路図である。第3C図は▲
▼ビッフォア▲▼イネーブル回路の構成を示す論
理回路図である。第４図はテストモード制御回路の構成
を示す論理回路図である。第５図はラッチ回路の構成を
示す論理回路図である。第６図は第１図のダイナミック
RAMのテストモードセットサイクルおよびテストモード
リードサイクルのタイミングチャートである。第７図は
第１図のダイナミックRAMのテストモードヒドンリフレ
ッシュサイクルのタイミングチャートである。第８図は
第１図のダイナミックRAMのテストモードリセットサイ
クルのタイミングチャートである。第９図は従来のダイ
ナミックRAMの全体構成を示すブロック図である。第10
図は第１図および第９図のダイナミックRAMに含まれる
データインバッファの構成を示すブロック図である。第
11図は第１図および第９図のダイナミックRAMに含まれ
るデータアウトバッファの構成を示すブロック図であ
る。第12A図はノーマルモードにおける読出サイクルの
タイミングチャートである。第12B図はノーマルモード
における書込サイクルのタイミングチャートである。第
13A図はテストモードセットサイクルのタイミングチャ
ートである。第13B図はテストモードリセットサイクル
のタイミングチャートである。第14図は従来のダイナミ
ックRAMに含まれる行アドレスバッファおよびその周辺
部分の構成を示すブロック図である。第15図はヒドンリ
フレッシュサイクルのタイミングチャートである。 図において、１はメモリセルアレイ、14はラッチ回路、
20はタイミング発生回路、22はテストモードリセット禁
止回路、▲▼は行アドレスストローブ信号、▲
▼は列アドレスストローブ信号、▲▼はライト
イネーブル信号、▲▼は▲▼ビッフォア
▲▼イネーブル信号、▲▼はテストモードセ
ット信号、▲▼はテストモードリセット信号、▲
▼はテストモードイネーブル信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】外部から与えられる制御信号に応答して、
テストモードに設定することを意味するテストモード設
定信号およびテストモードを解除することを意味するテ
ストモード解除信号を出力する制御手段、 外部から与えられる制御信号に応答して、テストモード
の解除を禁止することを意味するテストモード解除禁止
信号を出力する解除禁止手段、 前記制御手段からのテストモード設定信号およびテスト
モード解除信号と前記解除禁止手段からのテストモード
解除禁止信号を受け、前記テストモード設定信号に基づ
いてテストモードに設定し、前記テストモード解除信号
に基づいてテストモードを解除し、前記テストモード解
除禁止信号がテストモードの解除を禁止することを意味
していると前記テストモード解除信号がテストモードを
解除することを意味してもテストモードを保持し続ける
ためのテストモード保持手段を備えた半導体記憶装置。 - 【請求項２】行アドレスストローブ信号が非アクティブ
状態からアクティブ状態に変化する時点より前に列アド
レスストローブ信号が非アクティブ状態からアクティブ
状態に変化しており、ライトイネーブル信号がアクティ
ブ状態であることを識別したことに応答してテストモー
ドに設定し、 行アドレスストローブ信号が非アクティブ状態からアク
ティブ状態に変化する時点より前に列アドレスストロー
ブ信号が非アクティブ状態からアクティブ状態に変化し
ており、 ライトイネーブル信号が非アクティブ状態であることを
識別したことに応答してテストモードを解除し、 テストモードに設定された後、列アドレスストローブ信
号が非アクティブ状態からアクティブ状態に変化する時
点より前に行アドレスストローブ信号が非アクティブ状
態からアクティブ状態に変化しており、ライトイネーブ
ル信号が非アクティブ状態であることを識別したことに
応答してテストモードの読出動作を行い、 このテストモードの読出動作後も列アドレスストローブ
信号が非アクティブ状態になることなくアクティブ状態
を保持し続けた状態で、行アドレスストローブがアクテ
ィブ状態から非アクティブ状態になり、さらにアクティ
ブ状態に変化することを識別したことに応答してテスト
モードを解除することなくリフレッシュ動作を行なう半
導体記憶装置の動作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114529A JPH081747B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置およびその動作方法 |
| US07/515,501 US5111433A (en) | 1989-05-08 | 1990-04-27 | Semiconductor memory device with inhibiting test mode cancellation and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114529A JPH081747B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置およびその動作方法 |
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| JPH02292794A JPH02292794A (ja) | 1990-12-04 |
| JPH081747B2 true JPH081747B2 (ja) | 1996-01-10 |
Family
ID=14640033
Family Applications (1)
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| JP1114529A Expired - Fee Related JPH081747B2 (ja) | 1989-05-08 | 1989-05-08 | 半導体記憶装置およびその動作方法 |
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| KR960005387Y1 (ko) * | 1992-09-24 | 1996-06-28 | 문정환 | 반도체 메모리의 번 인 테스트(Burn-In Test) 장치 |
| US5347184A (en) * | 1992-12-29 | 1994-09-13 | Texas Instruments Incorporated | Dual receiver edge-triggered digital signal level detection system |
| JPH06215590A (ja) * | 1993-01-13 | 1994-08-05 | Nec Ic Microcomput Syst Ltd | フラッシュ消去型不揮発性メモリ |
| US5646948A (en) * | 1993-09-03 | 1997-07-08 | Advantest Corporation | Apparatus for concurrently testing a plurality of semiconductor memories in parallel |
| US5831918A (en) * | 1994-02-14 | 1998-11-03 | Micron Technology, Inc. | Circuit and method for varying a period of an internal control signal during a test mode |
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| US5987635A (en) * | 1996-04-23 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of simultaneously performing self-test on memory circuits and logic circuits |
| JP3725270B2 (ja) * | 1996-12-13 | 2005-12-07 | 富士通株式会社 | 半導体装置 |
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| KR100625391B1 (ko) * | 2004-07-14 | 2006-09-20 | 주식회사 하이닉스반도체 | 리프레쉬를 수행하는 반도체 메모리 장치 |
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|---|---|---|---|---|
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| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
| JPS61292300A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
| JPS6237480A (ja) * | 1985-08-12 | 1987-02-18 | 日産自動車株式会社 | 無線式施解錠制御装置 |
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| JPS63140499A (ja) * | 1986-12-03 | 1988-06-13 | Toshiba Corp | 半導体記憶装置 |
-
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-
1990
- 1990-04-27 US US07/515,501 patent/US5111433A/en not_active Expired - Lifetime
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