JP2003242800A - 半導体記憶装置の動作方法 - Google Patents
半導体記憶装置の動作方法Info
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Abstract
(57)【要約】
【課題】 比較的安価なテスタでソフトエラーを迅速に
評価することができるＳＤＲＡＭの動作方法を提供す
る。 【解決手段】 チップ内に複数のメモリアレイバンクが
設けられ、各メモリアレイバンクを切り替えて使用する
バンク切替方式のＳＤＲＡＭの動作方法において、１つ
のメモリアレイバンク内の所定アドレスに書き込んだデ
ータを読み出し、読み出したデータの良否を先に書き込
まれたデータ情報に基づき判定し、上記データの良否判
定後に、上記１つのメモリアレイバンクに対してプリチ
ャージ動作を実行し、上記プリチャージ動作後に、上記
リフレッシュカウンタにより生成されたリフレッシュ・
アドレス信号に基づき、全バンクに対してオートリフレ
ッシュ動作を実行する。
評価することができるＳＤＲＡＭの動作方法を提供す
る。 【解決手段】 チップ内に複数のメモリアレイバンクが
設けられ、各メモリアレイバンクを切り替えて使用する
バンク切替方式のＳＤＲＡＭの動作方法において、１つ
のメモリアレイバンク内の所定アドレスに書き込んだデ
ータを読み出し、読み出したデータの良否を先に書き込
まれたデータ情報に基づき判定し、上記データの良否判
定後に、上記１つのメモリアレイバンクに対してプリチ
ャージ動作を実行し、上記プリチャージ動作後に、上記
リフレッシュカウンタにより生成されたリフレッシュ・
アドレス信号に基づき、全バンクに対してオートリフレ
ッシュ動作を実行する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（以下、ＳＤＲＡＭと表記）の動作方法、特にソフ
トエラー評価方法に関する。 【０００２】 【従来の技術】近年、ＩＣの集積化・低電圧化が進むに
つれ、半導体記憶装置においては、記憶に際して保持さ
れる電荷の量が小さくなり、保持される電荷の正負が、
α線等の放射線やリーク電流による影響で変化する現象
（所謂ソフトエラー）が発生し易くなる傾向がある。従
来では、ソフトエラー耐性に優れた半導体記憶装置を実
現する目的から、装置を対象とした動作確認テストの１
つとして、所定のテスタを用いて、ソフトエラーの発生
場所や頻度を把握するためのソフトエラー評価が行なわ
れる。 【０００３】図４に、従来知られた半導体記憶装置のソ
フトエラー評価についてのフローチャートを示す。な
お、本明細書では、特に外部バスインターフェースが一
定周期のクロック信号に同期して動作するシンクロナス
ＤＲＡＭ（以下、ＳＤＲＡＭと表記）のソフトエラー評
価を取り上げて説明する。ＳＤＲＡＭでは、チップ内に
複数のメモリアレイバンクが設けられ、各メモリアレイ
バンクを切り替えて使用するバンク切替方式が採用され
るとともに、外部から入力された制御信号を論理レベル
で組み合わせてなるコマンドが用いられる。 【０００４】ソフトエラー評価においては、ＳＤＲＡＭ
に対して、パワーオンシーケンスを実施した後、まず、
アクティブ・コマンドを入力し、バンク選択を制御する
アドレス信号でバンクを選択し、選択したバンクのロウ
・アドレス信号をラッチする（Ｓ９１）。次に、ライト
・コマンドを入力して、書込み動作の開始と、カラム・
アドレス信号のラッチを行なう（Ｓ９２）。続いて、プ
リチャージ・コマンドを入力して、選択したバンクのプ
リチャージ動作を行なう（Ｓ９３）。そして、Ｓ９１〜
Ｓ９３のプロセスが全バンク，全アドレスについて実行
されたか否かを判定する（Ｓ９４）。全バンク，全アド
レスにデータが書き込まれていなければ、Ｓ９１へ戻
り、他方、全バンク，全アドレスにデータが書き込まれ
ていれば、書込み動作を終了する。 【０００５】かかる書込み動作に引き続き、データの読
出し動作を行なう。読出し動作では、まず、Ｓ９１と同
様に、アクティブ・コマンドを実行し、バンク選択を制
御するアドレス信号でバンクを選択し、選択したバンク
のロウ・アドレス信号をラッチする（Ｓ９５）。次に、
リード・コマンドを実行し、リード動作の開始と、カラ
ム・アドレス信号のラッチを行なう（Ｓ９６）。続い
て、ノーオペレーション・コマンドを入力し、待機する
（Ｓ９７）。次に、読み出したデータを先に書き込まれ
たデータ情報に基づき、その良否（すなわちソフトエラ
ー発生の有無）を判定する（Ｓ９８）。更に、Ｓ９３と
同様に、プリチャージ・コマンドを実行して、選択した
バンクのプリチャージ動作を行なう（Ｓ９９）。そし
て、Ｓ９５〜Ｓ９９のプロセスが全バンク，全アドレス
について実行されたか否かを判定する（Ｓ１００）。全
バンク，全アドレスについてデータが読み出されていな
ければ、Ｓ９５へ戻り、全バンク，全アドレスについて
データが読み出されていれば、読出し動作を終了する。
従来では、このようにして、ソフトエラー評価が行なわ
れる。 【０００６】ところで、ＳＤＲＡＭでは、各プロセスが
一定周期のクロック信号に同期して実行されるため、前
述したソフトエラー評価についてのサイクル時間は、使
用されるテスタがもつ最小クロック時間に依存する。す
なわち、例えばある１つのメモリセルに保持された１デ
ータを読み出すのに、アクティブ・コマンド，リー
ド・コマンド，ノーオペレーション・コマンド，デ
ータ判定，プリチャージ・コマンドの５プロセスが必
要となる。すなわち、テスタの最小クロック時間が１０
０ｎｓ、１プロセスに要する時間が１００ｎｓである場
合、１サイクル時間は５００ｎｓとなる。 【０００７】 【発明が解決しようとする課題】近年、半導体記憶装置
の大容量化に伴い、その動作確認テストが複雑となり、
それに要する時間が増大する傾向にあり、テストの精度
を維持しつつテスト時間を短縮することが望まれてい
る。しかしながら、前述したＳＤＲＡＭのソフトエラー
評価では、各プロセスに要する時間が、使用されるテス
タがもつ最小クロック時間に依存しており、１アドレス
に保持された１データを読み出すために要するサイクル
時間は、最小クロック時間×プロセス数より短くするこ
とができない。特に高速動作時のＳＤＲＡＭにおけるソ
フトエラー率を測定するには、その高速動作に対応可能
な高性能のすなわち高価なテスタが必要であった。 【０００８】そこで、本発明は、比較的安価なテスタで
ソフトエラーを迅速に評価することができるＳＤＲＡＭ
の動作方法を提供することを目的とする。 【０００９】 【課題を解決するための手段】本願の第１の発明は、チ
ップ内に複数のメモリアレイバンクが設けられ、各メモ
リアレイバンクを切り替えて使用するバンク切替方式の
装置であり、外部バスインターフェースが一定周期のク
ロック信号に同期して動作するとともに、リフレッシュ
動作に要するリフレッシュ・アドレス信号を生成し得る
リフレッシュカウンタを備えた半導体記憶装置の動作方
法において、１つのメモリアレイバンク内の所定アドレ
スに書き込んだデータを読み出し、読み出したデータの
良否を先に書き込まれたデータ情報に基づき判定し、上
記データの良否判定後に、上記１つのメモリアレイバン
クに対してプリチャージ動作を実行し、上記プリチャー
ジ動作後に、上記リフレッシュカウンタにより生成され
たリフレッシュ・アドレス信号に基づき、全バンクに対
してオートリフレッシュ動作を実行することを特徴とし
たものである。 【００１０】 【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。図１に、本発明
の実施の形態に係るソフトエラー評価の対象となるＳＤ
ＲＡＭの一例を概略的に示すブロック図である。ＳＤＲ
ＡＭ１０は、チップ内に４つのメモリアレイバンク１Ａ
〜１Ｄを有し、各メモリアレイバンクを切り替えて使用
するバンク切替方式を採用するものである。なお、この
実施の形態では、各メモリアレイバンクはそれぞれ４Ｍ
ワード×１６ビットから構成されており、ＳＤＲＡＭ１
０は２５６Ｍビットのメモリ容量を有している。 【００１１】各メモリアレイバンク１Ａ〜１Ｄは、互い
に直交する複数のデータ線（ワード線及びビット線）上
に複数のメモリセルが構成されてなるメモリアレイ１ａ
〜１ｄと、各データ線の状態である“１”／“０”判定
やデータ線の電圧レベルの増幅を行なうセンスアンプ２
Ａ〜２Ｄと、カラム・アドレス信号をデコードするカラ
ムデコーダ３Ａ〜３Ｄと、ロウ・アドレス信号をデコー
ドするロウデコーダ４Ａ〜４Ｄとを有している。 【００１２】センスアンプ２Ａ〜２Ｄは、共に、データ
バス５を介して、データ入出力用のＩ／Ｏバッファ６に
接続されている。また、カラムデコーダ３Ａ〜３Ｄは、
共に、カラム・アドレスバス７を介して、アドレスバッ
ファ８に接続され、他方、ロウデコーダ４Ａ〜４Ｄは、
共に、ロウ・アドレスバス９を介して、アドレスバッフ
ァ８に接続されている。アドレスバッファ８には、Ａ０
〜Ａ１２のカラム・アドレス及びロウ・アドレス信号
と、ＢＡ０，ＢＡ１のバンクアドレス信号とが入力され
る。 【００１３】更に、ＳＤＲＡＭ１０は、外部バスインタ
ーフェースが一定周期のクロック信号に同期して動作す
るクロック同期動作を行なうためのタイミングジェネレ
ータ１１を有している。このタイミングジェネレータ１
１には、クロック信号（ＣＬＫ）とともに、クロック・
イネーブル（ＣＫＥ），チップ・セレクト（／ＣＳ），
ロウ・アドレス・ストローブ（／ＲＡＳ），カラム・ア
ドレス・ストローブ（／ＣＡＳ），ライトイネーブル
（／ＷＥ）の制御信号が入力される。タイミングジェレ
ータ１１は、これらの制御信号を含む入力信号及び入出
力データ（ＤＱ０〜ＤＱ１５）を、ＣＬＫの立上りエッ
ジに同期させる。 【００１４】また、更に、ＳＤＲＡＭ１０は、リフレッ
シュ動作を実行するためのリフレッシュカウンタ２０を
有している。このリフレッシュカウンタ２０は、外部制
御デバイス（例えばＳＤＲＡＭコントローラ等）からの
リフレッシュ動作の開始指示に基づき、リフレッシュ・
アドレス信号を生成する。 【００１５】ＳＤＲＡＭ１０では、動作制御に際して、
前述したようなタイミングジェネレータ１１に入力され
る制御信号を論理レベルで組み合わてなるコマンドが用
いられる。次に、ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各制御信号における論理レベルの組合せに
より決定されるコマンドの一例を示す。なお、ここに示
すコマンドについてのＣＫＥ，／ＣＳは、それぞれ、Ｃ
ＫＥ＝Ｈ，／ＣＳ＝Ｌである。 【００１６】アクティブ（ＡＣＴ）［／ＲＡＳ＝Ｌ，／
ＣＡＳ＝／ＷＥ＝Ｈ］ アクティブ・コマンドは、バンクアドレス信号でバンク
を選択し、選択したバンクのロウ・アドレスをラッチす
るコマンドである。すなわち、アクティブ・コマンドが
入力されると、バンクが選択されるとともに、バンクア
ドレス信号と同時に入力されるロウ・アドレス信号に対
応する１本のワード線が“Ｈｉｇｈ”になる。 【００１７】リード（ＲＥＡＤ）［／ＲＡＳ＝Ｈ，／Ｃ
ＡＳ＝Ｌ，／ＷＥ＝Ｈ］ リード・コマンドは、リード動作の開始と、カラム・ア
ドレス信号のラッチを行なうコマンドである。すなわ
ち、リード・コマンドが入力されると、それと同時に入
力されるカラム・アドレス信号に対応するビット線のデ
ータが選択される。なお、選択されたデータは、実際の
動作が開始される前に設定されたモード・レジスタ（Ｃ
ＡＳ レイテンシ（Latency）やバースト長）に基づき出
力される。例えばＣＡＳ レイテンシ＝２，バースト長
＝１である場合には、データが、コマンド入力時のクロ
ックから２クロック後のクロック立上りと同期して、１
ワードの長さで出力される。同様の動作方法が、データ
入力の場合にもとられる。 【００１８】ライト（ＷＲＩＴＥ）［／ＲＡＳ＝Ｈ，／
ＣＡＳ＝／ＷＥ＝Ｌ］ ライト・コマンドは、ライト動作の開始と、カラム・ア
ドレス信号のラッチを行なうコマンドである。すなわ
ち、ライト・コマンドが入力されると、それと同時に入
力されるカラム・アドレス信号に対応するビット線にデ
ータが書き込まれる。 【００１９】プリチャージ（ＰＲＥＣＨＡＲＧＥ）［／
ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ］ プリチャージ・コマンドは、選択したバンクのプリチャ
ージ動作を行なうコマンドである。すなわち、プリチャ
ージ・コマンドが入力されると、それと同時に入力され
るバンクアドレス信号に対応するワード線が“Ｌｏｗ”
になる。 【００２０】ノーオペレーション（ＮＯＰ）［／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｈ］ ノーオペレーション・コマンドは、何の動作を行なわな
いコマンドである。 【００２１】オートリフレッシュ（ＡＵＴＯ ＲＥＦＲ
ＥＳＨ）［／ＲＡＳ＝／ＣＡＳ＝Ｌ，／ＷＥ＝ＣＫＥ＝
Ｈ］ オートリフレッシュ・コマンドは、ＣＢＲリフレッシュ
動作を実行するコマンドである。すなわち、オートリフ
レッシュ・コマンドが入力されると、全バンクにおい
て、リフレッシュカウンタ２０で生成されたリフレッシ
ュ・アドレス信号（ロウ・アドレス信号）に対応する１
本のワード線が“Ｈｉｇｈ”になる。これに伴い、“Ｈ
ｉｇｈ”状態にあるワード線につながる全ビット線につ
いて、センスアンプ２ａ〜２ｄによるセンス動作が行な
われる。更に、オートリフレッシュ動作では、センス動
作の後に、自動的にプリチャージが実行される。 【００２２】ところで、ＤＲＡＭ１０のソフトエラーは
主にセンス動作時に発生する。例えば２５６ＭＳＤＲＡ
Ｍをソフトエラー評価の対象とする場合には、外部から
入力されたアドレスの他に、同一行アドレスの２０４８
個（×４の場合）のメモリセルを対象にして同時にセル
動作が行なわれるため、このときにもソフトエラーが発
生し得る。この実施の形態では、従来用いられるコマン
ドとともに、ＳＤＲＡＭに特有のオートリフレッシュ機
能を実現するオートリフレッシュ・コマンドを用いて、
ＳＤＲＡＭ１０のソフトエラー評価を行ない、実効的に
サイクル時間の短縮化を図る。図２は、ソフトエラー評
価の各プロセスにおけるＳＤＲＡＭ１０の状態を示す説
明図である。図２では、図面の簡略化のため、ＳＤＲＡ
Ｍ１０を構成するメモリアレイ１ａ〜１ｄ以外の構成
が、Ｉ／Ｏバッファ６を含む周辺回路１２として、１ブ
ロックで示される。なお、ここでは、モード・レジスタ
として、ＣＡＳ レイテンシ＝２，バースト長＝１が設
定されている。 【００２３】書込み動作に際して、まず、アクティブ・
コマンドが実行される。このとき、図２の（ａ）に示す
ように、バンクが選択され、バンクアドレス信号と同時
に入力されるロウ・アドレス信号に対応する１本のワー
ド線が“Ｈｉｇｈ”になる。また、これに伴い、“Ｈｉ
ｇｈ”状態にあるワード線につながる全ビット線につい
て、センスアンプ２ａ〜２ｄによるセンス動作が行なわ
れる。 【００２４】続いて、ライト・コマンドが実行される。
このとき、図２の（ｂ）に示すように、１本のビット線
が選択され、データが、外部から周辺回路１２を通じて
入力され、そのビット線とアクティブ・コマンドの実行
に際して選択されたワード線とによって決まるメモリセ
ルに書き込まれる。 【００２５】書込み終了後、プリチャージ・コマンドが
実行される。このとき、図２の（ｃ）に示すように、
“Ｈｉｇｈ”状態にあったワード線が“Ｌｏｗ”に戻さ
れ、アクティブ・コマンドの実行に際してセンス動作を
開始した全てのビット線がイコライズされる。 【００２６】このような書込み動作に引き続き、読出し
動作が行なわれる。この読出し動作に際して、まず、ア
クティブ・コマンドが実行される。このとき、図２の
（ｄ）に示すように、バンクが選択され、バンクアドレ
ス信号と同時に入力されるロウ・アドレス信号に対応す
る１本のワード線が“Ｈｉｇｈ”になる。また、これに
伴い、“Ｈｉｇｈ”状態にあるワード線につながる全ビ
ット線について、センスアンプ２ａ〜２ｄによるセンス
動作が行なわれる。 【００２７】続いて、リード・コマンドが実行される。
これにより、図２の（ｅ）に示すように、１本のビット
線が選択され、そのビット線とアクティブ・コマンドの
実行に際して選択されたワード線とによって決まるメモ
リセルからデータが周辺回路１２に読み出される。 【００２８】更に続いて、図２の（ｆ）に示すように、
データが外部に出力される。その後、プリチャージ・コ
マンドが実行される。これにより、図２の（ｇ）に示す
ように、“Ｈｉｇｈ”状態にあったワード線が“Ｌｏ
ｗ”に戻され、図２の（ｄ）に示すアクティブ・コマン
ドの実行に際してセンス動作を開始した全てのビット線
がイコライズされる。 【００２９】この実施の形態では、図２の（ｇ）に示す
プリチャージ・コマンドの実行の後に、リフレッシュカ
ウンタ２０を制御することにより、オートリフレッシュ
・コマンドが実行される。これにより、各バンクで１本
のワード線が“Ｈｉｇｈ”になる。また、これに伴い、
全てのバンクにおける“Ｈｉｇｈ”状態になった１本の
ワード線につながる全ビット線について、センスアンプ
２ａ〜２ｄによるセンス動作が行なわれる。その後、自
動的にプリチャージが行なわれる。 【００３０】かかるソフトエラー評価に用いるテスタの
クロック時間に依存するプロセスは、具体的には、アク
ティブ・コマンド実行−リード・コマンド実行−ノーオ
ペレーション・コマンド実行−データ判定−プリチャー
ジ・コマンド実行の６サイクルである。すなわち、１ア
ドレスのデータ読出し動作時に行なわれるリフレッシュ
の回数は、リード・コマンド実行に伴う１回と、オート
リフレッシュ・コマンド実行に際し、４つのメモリアレ
イバンク１Ａ〜１Ｄに対して行なわれる４回であり、計
５回分のリフレッシュが行なわれる。したがって、テス
タのクロック時間が１００ｎｓである場合には、データ
読出し動作に要する実効的なサイクル時間は、 実効サイクル時間＝クロック時間×プロセス数／オートリフレッシュ回数 ＝１００（ｎｓ）×６／５ ＝１２０（ｎｓ） となる。 【００３１】このように、ＳＤＲＡＭ１０のソフトエラ
ー評価の読出し動作において、ＳＤＲＡＭ１０のオート
リフレッシュ機能を用いることにより、全バンクにおけ
る１行分のセンス動作が行なわれるため、ソフトエラー
評価のデータ読出し動作に要するサイクル時間を実効的
に短縮することができる。その結果、クロック時間の比
較的長い安価なテスタを用いた場合にも、ソフトエラー
を迅速に評価することができる。 【００３２】図３は、前述したＳＤＲＡＭ１０のソフト
エラー評価についてのフローチャートである。ＳＤＲＡ
Ｍ１０に対して、まず、アクティブ・コマンドを入力
し、バンク選択を制御するアドレス信号でバンクを選択
し、選択したバンクのロウ・アドレス信号をラッチする
（Ｓ３１）。次に、ライト・コマンドを入力して、書込
み動作の開始と、カラム・アドレス信号のラッチを行な
う（Ｓ３２）。続いて、プリチャージ・コマンドを入力
して、選択したバンクのプリチャージ動作を行なう（Ｓ
３３）。次に、このようなＳ３１〜３３のプロセスが、
全バンク，全アドレスに対して実行されたか否かを判定
し（Ｓ３４）、全バンク，全アドレスにデータが書き込
まれていない場合には、Ｓ３１へ戻り、異なるアドレス
に対して、Ｓ３１〜３３のプロセスを実行する。また、
一方、全バンク，全アドレスにデータが書き込まれた場
合には、書込み動作を終了する。 【００３３】かかる書込み動作に引き続き、データの読
出し動作を行なう。読出し動作では、まず、Ｓ３１と同
様に、アクティブ・コマンドを実行し、バンク選択を制
御するアドレス信号でバンクを選択し、選択したバンク
のロウ・アドレス信号をラッチする（Ｓ３５）。次に、
リード・コマンドを実行し、リード動作の開始と、カラ
ム・アドレス信号のラッチを行なう（Ｓ３６）。続い
て、ノーオペレーション・コマンドを実行し、待機する
（Ｓ３７）。次に、出力されたデータを先に書き込まれ
たデータ情報に基づき、その良否を判定する（Ｓ３
８）。更に、Ｓ３３と同様に、プリチャージ・コマンド
を実行して、選択したバンクのプリチャージ動作を行な
う（Ｓ３９）。続いて、オートリフレッシュ・コマンド
を入力し、オートリフレッシュ動作を行なう（Ｓ４
０）。このとき、全バンクの１行分のセンス動作が行な
われる。そして、このようなＳ３５〜３９のプロセス
が、全バンク，全アドレスに対して実行されたか否かを
判定し（Ｓ４１）、全バンク，全アドレスからデータが
読み出されていない場合には、Ｓ３５へ戻り、異なるア
ドレスに対して、Ｓ３５〜３９のプロセスを実行する。
また、一方、全バンク，全アドレスからデータが読み出
された場合には、読出し動作を終了する。 【００３４】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、前述した実施の形態で
は、オートリフレッシュ動作が１回実行されたが、これ
に限定されることなく、それ以上の回数である場合にも
適用可能である。一般的には、ソフトエラー評価時の読
出し動作に要する実効サイクル時間を、 実効サイクル時間＝クロック時間×（オートリフレッシ
ュ回数＋読出し動作のプロセス数）／（オートリフレッ
シュ回数×バンク数＋リード・コマンド実行に伴うリフ
レッシュ回数） と定義することができる。 【００３５】また、前述した実施の形態には、半導体記
憶装置におけるソフトエラーの評価を行なうための動作
方法のみを開示したが、これに限定されることなく、か
かる動作方法を用いて半導体記憶装置を動作させるテス
ト装置やかかる動作方法の実施に際して実行されるテス
トプログラムのような発明も含まれる。 【００３６】 【発明の効果】本願の請求項１の発明によれば、チップ
内に複数のメモリアレイバンクが設けられ、各メモリア
レイバンクを切り替えて使用するバンク切替方式の装置
であり、外部バスインターフェースが一定周期のクロッ
ク信号に同期して動作するとともに、リフレッシュ動作
に要するリフレッシュ・アドレス信号を生成し得るリフ
レッシュカウンタを備えた半導体記憶装置の動作方法に
おいて、１つのメモリアレイバンク内の所定アドレスに
書き込んだデータを読み出し、読み出したデータの良否
を先に書き込まれたデータ情報に基づき判定し、上記デ
ータの良否判定後に、上記１つのメモリアレイバンクに
対してプリチャージ動作を実行し、上記プリチャージ動
作後に、上記リフレッシュカウンタにより生成されたリ
フレッシュ・アドレス信号に基づき、全バンクに対して
オートリフレッシュ動作を実行することにより、全バン
クにおける１行分のセンス動作が行なわれるため、ソフ
トエラー評価のデータ読出し動作に要するサイクル時間
を実効的に短縮することができる。その結果、クロック
時間の比較的長い安価なテスタを用いた場合にも、ソフ
トエラーを迅速に評価することができる。
ＡＭ（以下、ＳＤＲＡＭと表記）の動作方法、特にソフ
トエラー評価方法に関する。 【０００２】 【従来の技術】近年、ＩＣの集積化・低電圧化が進むに
つれ、半導体記憶装置においては、記憶に際して保持さ
れる電荷の量が小さくなり、保持される電荷の正負が、
α線等の放射線やリーク電流による影響で変化する現象
（所謂ソフトエラー）が発生し易くなる傾向がある。従
来では、ソフトエラー耐性に優れた半導体記憶装置を実
現する目的から、装置を対象とした動作確認テストの１
つとして、所定のテスタを用いて、ソフトエラーの発生
場所や頻度を把握するためのソフトエラー評価が行なわ
れる。 【０００３】図４に、従来知られた半導体記憶装置のソ
フトエラー評価についてのフローチャートを示す。な
お、本明細書では、特に外部バスインターフェースが一
定周期のクロック信号に同期して動作するシンクロナス
ＤＲＡＭ（以下、ＳＤＲＡＭと表記）のソフトエラー評
価を取り上げて説明する。ＳＤＲＡＭでは、チップ内に
複数のメモリアレイバンクが設けられ、各メモリアレイ
バンクを切り替えて使用するバンク切替方式が採用され
るとともに、外部から入力された制御信号を論理レベル
で組み合わせてなるコマンドが用いられる。 【０００４】ソフトエラー評価においては、ＳＤＲＡＭ
に対して、パワーオンシーケンスを実施した後、まず、
アクティブ・コマンドを入力し、バンク選択を制御する
アドレス信号でバンクを選択し、選択したバンクのロウ
・アドレス信号をラッチする（Ｓ９１）。次に、ライト
・コマンドを入力して、書込み動作の開始と、カラム・
アドレス信号のラッチを行なう（Ｓ９２）。続いて、プ
リチャージ・コマンドを入力して、選択したバンクのプ
リチャージ動作を行なう（Ｓ９３）。そして、Ｓ９１〜
Ｓ９３のプロセスが全バンク，全アドレスについて実行
されたか否かを判定する（Ｓ９４）。全バンク，全アド
レスにデータが書き込まれていなければ、Ｓ９１へ戻
り、他方、全バンク，全アドレスにデータが書き込まれ
ていれば、書込み動作を終了する。 【０００５】かかる書込み動作に引き続き、データの読
出し動作を行なう。読出し動作では、まず、Ｓ９１と同
様に、アクティブ・コマンドを実行し、バンク選択を制
御するアドレス信号でバンクを選択し、選択したバンク
のロウ・アドレス信号をラッチする（Ｓ９５）。次に、
リード・コマンドを実行し、リード動作の開始と、カラ
ム・アドレス信号のラッチを行なう（Ｓ９６）。続い
て、ノーオペレーション・コマンドを入力し、待機する
（Ｓ９７）。次に、読み出したデータを先に書き込まれ
たデータ情報に基づき、その良否（すなわちソフトエラ
ー発生の有無）を判定する（Ｓ９８）。更に、Ｓ９３と
同様に、プリチャージ・コマンドを実行して、選択した
バンクのプリチャージ動作を行なう（Ｓ９９）。そし
て、Ｓ９５〜Ｓ９９のプロセスが全バンク，全アドレス
について実行されたか否かを判定する（Ｓ１００）。全
バンク，全アドレスについてデータが読み出されていな
ければ、Ｓ９５へ戻り、全バンク，全アドレスについて
データが読み出されていれば、読出し動作を終了する。
従来では、このようにして、ソフトエラー評価が行なわ
れる。 【０００６】ところで、ＳＤＲＡＭでは、各プロセスが
一定周期のクロック信号に同期して実行されるため、前
述したソフトエラー評価についてのサイクル時間は、使
用されるテスタがもつ最小クロック時間に依存する。す
なわち、例えばある１つのメモリセルに保持された１デ
ータを読み出すのに、アクティブ・コマンド，リー
ド・コマンド，ノーオペレーション・コマンド，デ
ータ判定，プリチャージ・コマンドの５プロセスが必
要となる。すなわち、テスタの最小クロック時間が１０
０ｎｓ、１プロセスに要する時間が１００ｎｓである場
合、１サイクル時間は５００ｎｓとなる。 【０００７】 【発明が解決しようとする課題】近年、半導体記憶装置
の大容量化に伴い、その動作確認テストが複雑となり、
それに要する時間が増大する傾向にあり、テストの精度
を維持しつつテスト時間を短縮することが望まれてい
る。しかしながら、前述したＳＤＲＡＭのソフトエラー
評価では、各プロセスに要する時間が、使用されるテス
タがもつ最小クロック時間に依存しており、１アドレス
に保持された１データを読み出すために要するサイクル
時間は、最小クロック時間×プロセス数より短くするこ
とができない。特に高速動作時のＳＤＲＡＭにおけるソ
フトエラー率を測定するには、その高速動作に対応可能
な高性能のすなわち高価なテスタが必要であった。 【０００８】そこで、本発明は、比較的安価なテスタで
ソフトエラーを迅速に評価することができるＳＤＲＡＭ
の動作方法を提供することを目的とする。 【０００９】 【課題を解決するための手段】本願の第１の発明は、チ
ップ内に複数のメモリアレイバンクが設けられ、各メモ
リアレイバンクを切り替えて使用するバンク切替方式の
装置であり、外部バスインターフェースが一定周期のク
ロック信号に同期して動作するとともに、リフレッシュ
動作に要するリフレッシュ・アドレス信号を生成し得る
リフレッシュカウンタを備えた半導体記憶装置の動作方
法において、１つのメモリアレイバンク内の所定アドレ
スに書き込んだデータを読み出し、読み出したデータの
良否を先に書き込まれたデータ情報に基づき判定し、上
記データの良否判定後に、上記１つのメモリアレイバン
クに対してプリチャージ動作を実行し、上記プリチャー
ジ動作後に、上記リフレッシュカウンタにより生成され
たリフレッシュ・アドレス信号に基づき、全バンクに対
してオートリフレッシュ動作を実行することを特徴とし
たものである。 【００１０】 【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。図１に、本発明
の実施の形態に係るソフトエラー評価の対象となるＳＤ
ＲＡＭの一例を概略的に示すブロック図である。ＳＤＲ
ＡＭ１０は、チップ内に４つのメモリアレイバンク１Ａ
〜１Ｄを有し、各メモリアレイバンクを切り替えて使用
するバンク切替方式を採用するものである。なお、この
実施の形態では、各メモリアレイバンクはそれぞれ４Ｍ
ワード×１６ビットから構成されており、ＳＤＲＡＭ１
０は２５６Ｍビットのメモリ容量を有している。 【００１１】各メモリアレイバンク１Ａ〜１Ｄは、互い
に直交する複数のデータ線（ワード線及びビット線）上
に複数のメモリセルが構成されてなるメモリアレイ１ａ
〜１ｄと、各データ線の状態である“１”／“０”判定
やデータ線の電圧レベルの増幅を行なうセンスアンプ２
Ａ〜２Ｄと、カラム・アドレス信号をデコードするカラ
ムデコーダ３Ａ〜３Ｄと、ロウ・アドレス信号をデコー
ドするロウデコーダ４Ａ〜４Ｄとを有している。 【００１２】センスアンプ２Ａ〜２Ｄは、共に、データ
バス５を介して、データ入出力用のＩ／Ｏバッファ６に
接続されている。また、カラムデコーダ３Ａ〜３Ｄは、
共に、カラム・アドレスバス７を介して、アドレスバッ
ファ８に接続され、他方、ロウデコーダ４Ａ〜４Ｄは、
共に、ロウ・アドレスバス９を介して、アドレスバッフ
ァ８に接続されている。アドレスバッファ８には、Ａ０
〜Ａ１２のカラム・アドレス及びロウ・アドレス信号
と、ＢＡ０，ＢＡ１のバンクアドレス信号とが入力され
る。 【００１３】更に、ＳＤＲＡＭ１０は、外部バスインタ
ーフェースが一定周期のクロック信号に同期して動作す
るクロック同期動作を行なうためのタイミングジェネレ
ータ１１を有している。このタイミングジェネレータ１
１には、クロック信号（ＣＬＫ）とともに、クロック・
イネーブル（ＣＫＥ），チップ・セレクト（／ＣＳ），
ロウ・アドレス・ストローブ（／ＲＡＳ），カラム・ア
ドレス・ストローブ（／ＣＡＳ），ライトイネーブル
（／ＷＥ）の制御信号が入力される。タイミングジェレ
ータ１１は、これらの制御信号を含む入力信号及び入出
力データ（ＤＱ０〜ＤＱ１５）を、ＣＬＫの立上りエッ
ジに同期させる。 【００１４】また、更に、ＳＤＲＡＭ１０は、リフレッ
シュ動作を実行するためのリフレッシュカウンタ２０を
有している。このリフレッシュカウンタ２０は、外部制
御デバイス（例えばＳＤＲＡＭコントローラ等）からの
リフレッシュ動作の開始指示に基づき、リフレッシュ・
アドレス信号を生成する。 【００１５】ＳＤＲＡＭ１０では、動作制御に際して、
前述したようなタイミングジェネレータ１１に入力され
る制御信号を論理レベルで組み合わてなるコマンドが用
いられる。次に、ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各制御信号における論理レベルの組合せに
より決定されるコマンドの一例を示す。なお、ここに示
すコマンドについてのＣＫＥ，／ＣＳは、それぞれ、Ｃ
ＫＥ＝Ｈ，／ＣＳ＝Ｌである。 【００１６】アクティブ（ＡＣＴ）［／ＲＡＳ＝Ｌ，／
ＣＡＳ＝／ＷＥ＝Ｈ］ アクティブ・コマンドは、バンクアドレス信号でバンク
を選択し、選択したバンクのロウ・アドレスをラッチす
るコマンドである。すなわち、アクティブ・コマンドが
入力されると、バンクが選択されるとともに、バンクア
ドレス信号と同時に入力されるロウ・アドレス信号に対
応する１本のワード線が“Ｈｉｇｈ”になる。 【００１７】リード（ＲＥＡＤ）［／ＲＡＳ＝Ｈ，／Ｃ
ＡＳ＝Ｌ，／ＷＥ＝Ｈ］ リード・コマンドは、リード動作の開始と、カラム・ア
ドレス信号のラッチを行なうコマンドである。すなわ
ち、リード・コマンドが入力されると、それと同時に入
力されるカラム・アドレス信号に対応するビット線のデ
ータが選択される。なお、選択されたデータは、実際の
動作が開始される前に設定されたモード・レジスタ（Ｃ
ＡＳ レイテンシ（Latency）やバースト長）に基づき出
力される。例えばＣＡＳ レイテンシ＝２，バースト長
＝１である場合には、データが、コマンド入力時のクロ
ックから２クロック後のクロック立上りと同期して、１
ワードの長さで出力される。同様の動作方法が、データ
入力の場合にもとられる。 【００１８】ライト（ＷＲＩＴＥ）［／ＲＡＳ＝Ｈ，／
ＣＡＳ＝／ＷＥ＝Ｌ］ ライト・コマンドは、ライト動作の開始と、カラム・ア
ドレス信号のラッチを行なうコマンドである。すなわ
ち、ライト・コマンドが入力されると、それと同時に入
力されるカラム・アドレス信号に対応するビット線にデ
ータが書き込まれる。 【００１９】プリチャージ（ＰＲＥＣＨＡＲＧＥ）［／
ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ］ プリチャージ・コマンドは、選択したバンクのプリチャ
ージ動作を行なうコマンドである。すなわち、プリチャ
ージ・コマンドが入力されると、それと同時に入力され
るバンクアドレス信号に対応するワード線が“Ｌｏｗ”
になる。 【００２０】ノーオペレーション（ＮＯＰ）［／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｈ］ ノーオペレーション・コマンドは、何の動作を行なわな
いコマンドである。 【００２１】オートリフレッシュ（ＡＵＴＯ ＲＥＦＲ
ＥＳＨ）［／ＲＡＳ＝／ＣＡＳ＝Ｌ，／ＷＥ＝ＣＫＥ＝
Ｈ］ オートリフレッシュ・コマンドは、ＣＢＲリフレッシュ
動作を実行するコマンドである。すなわち、オートリフ
レッシュ・コマンドが入力されると、全バンクにおい
て、リフレッシュカウンタ２０で生成されたリフレッシ
ュ・アドレス信号（ロウ・アドレス信号）に対応する１
本のワード線が“Ｈｉｇｈ”になる。これに伴い、“Ｈ
ｉｇｈ”状態にあるワード線につながる全ビット線につ
いて、センスアンプ２ａ〜２ｄによるセンス動作が行な
われる。更に、オートリフレッシュ動作では、センス動
作の後に、自動的にプリチャージが実行される。 【００２２】ところで、ＤＲＡＭ１０のソフトエラーは
主にセンス動作時に発生する。例えば２５６ＭＳＤＲＡ
Ｍをソフトエラー評価の対象とする場合には、外部から
入力されたアドレスの他に、同一行アドレスの２０４８
個（×４の場合）のメモリセルを対象にして同時にセル
動作が行なわれるため、このときにもソフトエラーが発
生し得る。この実施の形態では、従来用いられるコマン
ドとともに、ＳＤＲＡＭに特有のオートリフレッシュ機
能を実現するオートリフレッシュ・コマンドを用いて、
ＳＤＲＡＭ１０のソフトエラー評価を行ない、実効的に
サイクル時間の短縮化を図る。図２は、ソフトエラー評
価の各プロセスにおけるＳＤＲＡＭ１０の状態を示す説
明図である。図２では、図面の簡略化のため、ＳＤＲＡ
Ｍ１０を構成するメモリアレイ１ａ〜１ｄ以外の構成
が、Ｉ／Ｏバッファ６を含む周辺回路１２として、１ブ
ロックで示される。なお、ここでは、モード・レジスタ
として、ＣＡＳ レイテンシ＝２，バースト長＝１が設
定されている。 【００２３】書込み動作に際して、まず、アクティブ・
コマンドが実行される。このとき、図２の（ａ）に示す
ように、バンクが選択され、バンクアドレス信号と同時
に入力されるロウ・アドレス信号に対応する１本のワー
ド線が“Ｈｉｇｈ”になる。また、これに伴い、“Ｈｉ
ｇｈ”状態にあるワード線につながる全ビット線につい
て、センスアンプ２ａ〜２ｄによるセンス動作が行なわ
れる。 【００２４】続いて、ライト・コマンドが実行される。
このとき、図２の（ｂ）に示すように、１本のビット線
が選択され、データが、外部から周辺回路１２を通じて
入力され、そのビット線とアクティブ・コマンドの実行
に際して選択されたワード線とによって決まるメモリセ
ルに書き込まれる。 【００２５】書込み終了後、プリチャージ・コマンドが
実行される。このとき、図２の（ｃ）に示すように、
“Ｈｉｇｈ”状態にあったワード線が“Ｌｏｗ”に戻さ
れ、アクティブ・コマンドの実行に際してセンス動作を
開始した全てのビット線がイコライズされる。 【００２６】このような書込み動作に引き続き、読出し
動作が行なわれる。この読出し動作に際して、まず、ア
クティブ・コマンドが実行される。このとき、図２の
（ｄ）に示すように、バンクが選択され、バンクアドレ
ス信号と同時に入力されるロウ・アドレス信号に対応す
る１本のワード線が“Ｈｉｇｈ”になる。また、これに
伴い、“Ｈｉｇｈ”状態にあるワード線につながる全ビ
ット線について、センスアンプ２ａ〜２ｄによるセンス
動作が行なわれる。 【００２７】続いて、リード・コマンドが実行される。
これにより、図２の（ｅ）に示すように、１本のビット
線が選択され、そのビット線とアクティブ・コマンドの
実行に際して選択されたワード線とによって決まるメモ
リセルからデータが周辺回路１２に読み出される。 【００２８】更に続いて、図２の（ｆ）に示すように、
データが外部に出力される。その後、プリチャージ・コ
マンドが実行される。これにより、図２の（ｇ）に示す
ように、“Ｈｉｇｈ”状態にあったワード線が“Ｌｏ
ｗ”に戻され、図２の（ｄ）に示すアクティブ・コマン
ドの実行に際してセンス動作を開始した全てのビット線
がイコライズされる。 【００２９】この実施の形態では、図２の（ｇ）に示す
プリチャージ・コマンドの実行の後に、リフレッシュカ
ウンタ２０を制御することにより、オートリフレッシュ
・コマンドが実行される。これにより、各バンクで１本
のワード線が“Ｈｉｇｈ”になる。また、これに伴い、
全てのバンクにおける“Ｈｉｇｈ”状態になった１本の
ワード線につながる全ビット線について、センスアンプ
２ａ〜２ｄによるセンス動作が行なわれる。その後、自
動的にプリチャージが行なわれる。 【００３０】かかるソフトエラー評価に用いるテスタの
クロック時間に依存するプロセスは、具体的には、アク
ティブ・コマンド実行−リード・コマンド実行−ノーオ
ペレーション・コマンド実行−データ判定−プリチャー
ジ・コマンド実行の６サイクルである。すなわち、１ア
ドレスのデータ読出し動作時に行なわれるリフレッシュ
の回数は、リード・コマンド実行に伴う１回と、オート
リフレッシュ・コマンド実行に際し、４つのメモリアレ
イバンク１Ａ〜１Ｄに対して行なわれる４回であり、計
５回分のリフレッシュが行なわれる。したがって、テス
タのクロック時間が１００ｎｓである場合には、データ
読出し動作に要する実効的なサイクル時間は、 実効サイクル時間＝クロック時間×プロセス数／オートリフレッシュ回数 ＝１００（ｎｓ）×６／５ ＝１２０（ｎｓ） となる。 【００３１】このように、ＳＤＲＡＭ１０のソフトエラ
ー評価の読出し動作において、ＳＤＲＡＭ１０のオート
リフレッシュ機能を用いることにより、全バンクにおけ
る１行分のセンス動作が行なわれるため、ソフトエラー
評価のデータ読出し動作に要するサイクル時間を実効的
に短縮することができる。その結果、クロック時間の比
較的長い安価なテスタを用いた場合にも、ソフトエラー
を迅速に評価することができる。 【００３２】図３は、前述したＳＤＲＡＭ１０のソフト
エラー評価についてのフローチャートである。ＳＤＲＡ
Ｍ１０に対して、まず、アクティブ・コマンドを入力
し、バンク選択を制御するアドレス信号でバンクを選択
し、選択したバンクのロウ・アドレス信号をラッチする
（Ｓ３１）。次に、ライト・コマンドを入力して、書込
み動作の開始と、カラム・アドレス信号のラッチを行な
う（Ｓ３２）。続いて、プリチャージ・コマンドを入力
して、選択したバンクのプリチャージ動作を行なう（Ｓ
３３）。次に、このようなＳ３１〜３３のプロセスが、
全バンク，全アドレスに対して実行されたか否かを判定
し（Ｓ３４）、全バンク，全アドレスにデータが書き込
まれていない場合には、Ｓ３１へ戻り、異なるアドレス
に対して、Ｓ３１〜３３のプロセスを実行する。また、
一方、全バンク，全アドレスにデータが書き込まれた場
合には、書込み動作を終了する。 【００３３】かかる書込み動作に引き続き、データの読
出し動作を行なう。読出し動作では、まず、Ｓ３１と同
様に、アクティブ・コマンドを実行し、バンク選択を制
御するアドレス信号でバンクを選択し、選択したバンク
のロウ・アドレス信号をラッチする（Ｓ３５）。次に、
リード・コマンドを実行し、リード動作の開始と、カラ
ム・アドレス信号のラッチを行なう（Ｓ３６）。続い
て、ノーオペレーション・コマンドを実行し、待機する
（Ｓ３７）。次に、出力されたデータを先に書き込まれ
たデータ情報に基づき、その良否を判定する（Ｓ３
８）。更に、Ｓ３３と同様に、プリチャージ・コマンド
を実行して、選択したバンクのプリチャージ動作を行な
う（Ｓ３９）。続いて、オートリフレッシュ・コマンド
を入力し、オートリフレッシュ動作を行なう（Ｓ４
０）。このとき、全バンクの１行分のセンス動作が行な
われる。そして、このようなＳ３５〜３９のプロセス
が、全バンク，全アドレスに対して実行されたか否かを
判定し（Ｓ４１）、全バンク，全アドレスからデータが
読み出されていない場合には、Ｓ３５へ戻り、異なるア
ドレスに対して、Ｓ３５〜３９のプロセスを実行する。
また、一方、全バンク，全アドレスからデータが読み出
された場合には、読出し動作を終了する。 【００３４】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。例えば、前述した実施の形態で
は、オートリフレッシュ動作が１回実行されたが、これ
に限定されることなく、それ以上の回数である場合にも
適用可能である。一般的には、ソフトエラー評価時の読
出し動作に要する実効サイクル時間を、 実効サイクル時間＝クロック時間×（オートリフレッシ
ュ回数＋読出し動作のプロセス数）／（オートリフレッ
シュ回数×バンク数＋リード・コマンド実行に伴うリフ
レッシュ回数） と定義することができる。 【００３５】また、前述した実施の形態には、半導体記
憶装置におけるソフトエラーの評価を行なうための動作
方法のみを開示したが、これに限定されることなく、か
かる動作方法を用いて半導体記憶装置を動作させるテス
ト装置やかかる動作方法の実施に際して実行されるテス
トプログラムのような発明も含まれる。 【００３６】 【発明の効果】本願の請求項１の発明によれば、チップ
内に複数のメモリアレイバンクが設けられ、各メモリア
レイバンクを切り替えて使用するバンク切替方式の装置
であり、外部バスインターフェースが一定周期のクロッ
ク信号に同期して動作するとともに、リフレッシュ動作
に要するリフレッシュ・アドレス信号を生成し得るリフ
レッシュカウンタを備えた半導体記憶装置の動作方法に
おいて、１つのメモリアレイバンク内の所定アドレスに
書き込んだデータを読み出し、読み出したデータの良否
を先に書き込まれたデータ情報に基づき判定し、上記デ
ータの良否判定後に、上記１つのメモリアレイバンクに
対してプリチャージ動作を実行し、上記プリチャージ動
作後に、上記リフレッシュカウンタにより生成されたリ
フレッシュ・アドレス信号に基づき、全バンクに対して
オートリフレッシュ動作を実行することにより、全バン
クにおける１行分のセンス動作が行なわれるため、ソフ
トエラー評価のデータ読出し動作に要するサイクル時間
を実効的に短縮することができる。その結果、クロック
時間の比較的長い安価なテスタを用いた場合にも、ソフ
トエラーを迅速に評価することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係るソフトエラー評価
対象であるＤＲＡＭの全体構成を示すブロック図であ
る。 【図２】 上記実施の形態に係るＳＤＲＡＭのソフトエ
ラー評価についての説明図である。 【図３】 上記実施の形態に係るＳＤＲＡＭのソフトエ
ラー評価についてのフローチャートである。 【図４】 従来のＳＤＲＡＭのソフトエラー評価につい
てのフローチャートである。 【符号の説明】 １Ａ，１Ｂ，１Ｃ，１Ｄ メモリアレイバンク，１ａ，
１ｂ，１ｃ，１ｄ メモリアレイ，２ａ，２ｂ，２ｃ，
２ｄ センスアンプ，３ａ，３ｂ，３ｃ，３ｄカラムデ
コーダ，４ａ，４ｂ，４ｃ，４ｄ ロウデコーダ，６
Ｉ／Ｏバッファ，８ アドレスバッファ，１０ シンク
ロナスＤＲＡＭ，１１ タイミングジェネレータ，１２
周辺回路，２０ リフレッシュカウンタ，ＢＬ ビッ
ト線，ＷＬ ワード線
対象であるＤＲＡＭの全体構成を示すブロック図であ
る。 【図２】 上記実施の形態に係るＳＤＲＡＭのソフトエ
ラー評価についての説明図である。 【図３】 上記実施の形態に係るＳＤＲＡＭのソフトエ
ラー評価についてのフローチャートである。 【図４】 従来のＳＤＲＡＭのソフトエラー評価につい
てのフローチャートである。 【符号の説明】 １Ａ，１Ｂ，１Ｃ，１Ｄ メモリアレイバンク，１ａ，
１ｂ，１ｃ，１ｄ メモリアレイ，２ａ，２ｂ，２ｃ，
２ｄ センスアンプ，３ａ，３ｂ，３ｃ，３ｄカラムデ
コーダ，４ａ，４ｂ，４ｃ，４ｄ ロウデコーダ，６
Ｉ／Ｏバッファ，８ アドレスバッファ，１０ シンク
ロナスＤＲＡＭ，１１ タイミングジェネレータ，１２
周辺回路，２０ リフレッシュカウンタ，ＢＬ ビッ
ト線，ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA08 AB01 AC03 AD06 AK07
AL09 AL12
5L106 AA01 DD03 DD08 DD25 EE03
EE06 FF01 GG05
5M024 AA50 BB02 BB35 BB39 EE02
EE29 MM02 PP01 PP10
Claims (1)
- 【特許請求の範囲】 【請求項１】 チップ内に複数のメモリアレイバンクが
設けられ、各メモリアレイバンクを切り替えて使用する
バンク切替方式の装置であり、外部バスインターフェー
スが一定周期のクロック信号に同期して動作するととも
に、リフレッシュ動作に要するリフレッシュ・アドレス
信号を生成し得るリフレッシュカウンタを備えた半導体
記憶装置の動作方法において、 １つのメモリアレイバンク内の所定アドレスに書き込ん
だデータを読み出し、 読み出したデータの良否を先に書き込まれたデータ情報
に基づき判定し、 上記データの良否判定後に、上記１つのメモリアレイバ
ンクに対してプリチャージ動作を実行し、 上記プリチャージ動作後に、上記リフレッシュカウンタ
により生成されたリフレッシュ・アドレス信号に基づ
き、全バンクに対してオートリフレッシュ動作を実行す
ることを特徴とする半導体記憶装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002036453A JP2003242800A (ja) | 2002-02-14 | 2002-02-14 | 半導体記憶装置の動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002036453A JP2003242800A (ja) | 2002-02-14 | 2002-02-14 | 半導体記憶装置の動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003242800A true JP2003242800A (ja) | 2003-08-29 |
Family
ID=27778337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002036453A Pending JP2003242800A (ja) | 2002-02-14 | 2002-02-14 | 半導体記憶装置の動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003242800A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145827B2 (en) | 2004-04-27 | 2006-12-05 | Hynix Semiconductor, Inc. | Refresh control circuit and method for multi-bank structure DRAM |
| JP2009104682A (ja) * | 2007-10-19 | 2009-05-14 | Elpida Memory Inc | 半導体記憶装置と品種展開方法 |
| CN116092564A (zh) * | 2023-03-14 | 2023-05-09 | 长鑫存储技术有限公司 | 一种存储器以及测试方法 |
-
2002
- 2002-02-14 JP JP2002036453A patent/JP2003242800A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145827B2 (en) | 2004-04-27 | 2006-12-05 | Hynix Semiconductor, Inc. | Refresh control circuit and method for multi-bank structure DRAM |
| US7260010B2 (en) | 2004-04-27 | 2007-08-21 | Hynix Semiconductor Inc. | Refresh control circuit and method for multi-bank structure DRAM |
| JP2009104682A (ja) * | 2007-10-19 | 2009-05-14 | Elpida Memory Inc | 半導体記憶装置と品種展開方法 |
| US7965575B2 (en) | 2007-10-19 | 2011-06-21 | Elpida Memory, Inc. | Semiconductor memory device and method of providing product families of the same |
| CN116092564A (zh) * | 2023-03-14 | 2023-05-09 | 长鑫存储技术有限公司 | 一种存储器以及测试方法 |
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