CN116092564A - 一种存储器以及测试方法 - Google Patents

Abstract

本公开提供了一种存储器以及测试方法，该存储器中，命令生成电路，用于根据第一时钟信号和第一使能信号生成读写时钟信号；以及接收地址产生电路发送的列地址结束信号，并根据列地址结束信号生成预充电信号；地址产生电路，用于根据读写时钟信号进行列地址计数且在每完成一行存储单元的写操作或读操作时，生成列地址结束信号；以及根据预充电信号进行行地址计数且在行地址计数值满足预设值时，确定读写控制信号的电平状态；其中，每当行地址计数值满足预设值时，读写控制信号的电平状态发生翻转，以达到节省相关电路的目的。

Description

一种存储器以及测试方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储器以及测试方法。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，为了保证其存储功能的正确性，需要对存储器进行测试，例如进行存储器内建自测试（Memory Build In Self Test，MBIST）。

在对存储阵列进行测试时，首先需要进行写操作，写完整个存储阵列之后再使用相同的方式进行读操作。但是相关技术中，有可能写完整个存储阵列的时间已经超过刷新周期，这时候需要插入额外的刷新命令，从而不仅会浪费时间，而且还需要使用生成刷新命令的相关电路。

发明内容

本公开提供了一种存储器以及测试方法，可以避免插入刷新命令，从而不仅节省时间，而且还能够最大程度的减少电路面积。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种存储器，存储器包括存储阵列和控制电路，存储阵列包括多个存储单元，在存储阵列中使用行地址和列地址指示存储单元；控制电路包括命令生成电路和地址产生电路，且命令生成电路和地址产生电路连接，其中：

命令生成电路，用于接收第一时钟信号和第一使能信号，根据第一时钟信号和第一使能信号生成读写时钟信号；以及接收地址产生电路发送的列地址结束信号，并根据列地址结束信号生成预充电信号，预充电信号用于指示对存储单元进行预充电；

地址产生电路，用于接收读写时钟信号和预充电信号，根据读写时钟信号进行列地址计数且在每完成一行存储单元的写操作或读操作时，生成列地址结束信号；以及根据预充电信号进行行地址计数且在行地址计数值满足预设值时，确定读写控制信号的电平状态，并将读写控制信号发送给命令生成电路；

其中，读写时钟信号用于在读写控制信号处于预设电平状态时，指示存储单元进行读操作或者写操作，以及每当行地址计数值满足预设值时，读写控制信号的电平状态发生翻转；预设电平状态包括第一电平状态或者第二电平状态。

在一些实施例中，预设值等于存储阵列中所有行地址数量的一半。

在一些实施例中，控制电路还包括时钟生成电路，其中：

时钟生成电路，用于接收结束信号和第一使能信号，在第一使能信号处于第一电平状态且结束信号处于第二电平状态时，生成第一时钟信号；以及在结束信号处于第一电平状态时，屏蔽第一时钟信号。

在一些实施例中，地址产生电路，还用于在存储阵列中的所有列地址和所有行地址均全部计数完成时，生成结束信号，并将结束信号发送给时钟生成电路。

在一些实施例中，命令生成电路包括第一逻辑模块、第一移位模块和脉冲产生模块，其中：

第一逻辑模块，用于接收第一使能信号，对第一使能信号进行延迟及逻辑运算，生成第一激活信号，第一激活信号用于激活存储阵列中的一行存储单元；

第一移位模块，用于接收第一激活信号和第一时钟信号，根据第一时钟信号对第一激活信号进行采样及移位处理，生成移位激活信号；

脉冲产生模块，用于接收移位激活信号，根据移位激活信号进行预设数量的脉冲产生处理，生成读写时钟信号。

在一些实施例中，第一激活信号包括一个脉冲，读写时钟信号包括多个脉冲，其中：

第一激活信号的脉冲上升沿与读写时钟信号的第一个脉冲上升沿之间的时间间隔等于第一时序值；

在读写时钟信号中，每相邻两个脉冲上升沿之间的时间间隔等于第二时序值。

在一些实施例中，脉冲产生模块包括第一或门和第二移位模块，其中：

第一或门，用于接收移位激活信号和读写时钟信号，对移位激活信号和读写时钟信号进行或逻辑运算，生成中间信号；

第二移位模块，用于接收中间信号和第一时钟信号，根据第一时钟信号对中间信号进行采样及移位处理，生成读写时钟信号。

在一些实施例中，第一移位模块包括A个移位寄存器，第二移位模块包括B个移位寄存器，其中：

A和B的和值等于第一时序值；

B等于第二时序值。

在一些实施例中，第一时序值等于技术标准中规定的行地址选通（RAS）命令到列地址选通（CAS）命令之间的延迟时间；

第二时序值等于技术标准中规定的CAS命令到CAS命令之间的延迟时间。

在一些实施例中，在第一时序值等于5个时钟周期，第二时序值等于2个时钟周期时，第一移位模块包括第一移位寄存器、第二移位寄存器和第三移位寄存器，其中：

第一移位寄存器的时钟端、第二移位寄存器的时钟端和第三移位寄存器的时钟端均与第一时钟信号连接；

第一移位寄存器的输入端作为第一移位模块的输入端与第一激活信号连接，第一移位寄存器的输出端与第二移位寄存器的输入端连接，第二移位寄存器的输出端与第三移位寄存器的输入端连接，第三移位寄存器的输出端作为第一移位模块的输出端与第一或门的第一输入端连接；

第二移位模块包括第四移位寄存器和第五移位寄存器，其中：

第四移位寄存器的时钟端和第五移位寄存器的时钟端均与第一时钟信号连接；

第四移位寄存器的输入端作为第二移位模块的输入端与第一或门的输出端连接，第四移位寄存器的输出端与第五移位寄存器的输入端连接，第五移位寄存器的输出端作为第二移位模块的输出端与第一或门的第二输入端连接。

在一些实施例中，命令生成电路还包括第二逻辑模块，其中：

第二逻辑模块，用于接收读写时钟信号和读写控制信号，对读写时钟信号和读写控制信号进行第一逻辑处理，生成读信号；以及对读写时钟信号和读写控制信号进行第二逻辑处理，生成写信号；

其中，读信号用于指示对存储阵列中的存储单元进行读操作，写信号用于指示对存储阵列中的存储单元进行写操作。

在一些实施例中，在读写控制信号的电平状态为第二电平状态时，确定写信号处于有效状态，以对存储阵列中的存储单元进行写操作；

在读写控制信号的电平状态为第一电平状态时，确定读信号处于有效状态，以对存储阵列中的存储单元进行读操作。

在一些实施例中，第二逻辑模块包括第一与门、第一非门和第二与门，其中：

第一与门，用于对读写时钟信号和读写控制信号进行与逻辑运算，得到读信号；

第一非门，用于对读写控制信号进行非逻辑运算，得到反相读写控制信号；

第二与门，用于对读写时钟信号和反相读写控制信号进行与逻辑运算，得到写信号。

在一些实施例中，地址产生电路包括计数模块，其中：

计数模块，用于接收预充电信号，对预充电信号的脉冲进行计数，生成计数信号；以及在计数信号表征的行地址计数值满足预设值时，确定读写控制信号的电平状态。

在一些实施例中，计数模块包括同步二进制计数器，其中：

同步二进制计数器包括M个依次级联的计数子模块，且每个计数子模块均包括触发器，每个触发器的时钟端均与预充电信号连接；其中，M为正整数。

在一些实施例中，计数信号包括M个比特位信号，且M个比特位信号与M个计数子模块之间具有关联关系；其中，在M大于2时，M个计数子模块分别为：

第一个计数子模块包括第一触发器，第一触发器的输入端与第一触发器的第二输出端连接，第一触发器的时钟端用于接收预充电信号，且第一触发器的第一输出端用于输出计数信号中的第0比特位信号；

第二个计数子模块包括第二异或门和第二触发器，第二异或门的第一输入端与第一触发器的第一输出端连接，第二异或门的第二输入端与第二触发器的第一输出端连接，第二异或门的输出端与第二触发器的输入端连接，第二触发器的时钟端用于接收预充电信号，且第二触发器的第一输出端用于输出计数信号中的第1比特位信号；

第i个计数子模块包括第i与门、第i异或门和第i触发器，第i与门的第一输入端与第i-1触发器的第一输出端连接，第i与门的第二输入端与第i-1异或门的第一输入端连接，第i与门的输出端与第i异或门的第一输入端连接，第i异或门的第二输入端与第i触发器的第一输出端连接，第i异或门的输出端与第i触发器的输入端连接，第i触发器的时钟端用于接收预充电信号，且第i触发器的第一输出端用于输出计数信号中的第i-1比特位信号；

其中，每一个触发器的第一输出端与第二输出端之间为反相关系，而且每一个触发器的第一输出端用于反映被预充电信号进行采样后的触发器的输入端的值；且i为大于或等于3且小于或等于M的整数。

在一些实施例中，第M-2比特位信号作为读写控制信号，且预设值等于2的（M-2）次幂。

在一些实施例中，地址产生电路还包括第三逻辑模块，其中：

第三逻辑模块包括第M+1与门、第M+1触发器和第M+2与门，第M+1与门的第一输入端与第M触发器的第一输出端连接，第M+1与门的第二输入端与第M异或门的第一输入端连接，第M+1与门的输出端与第M+1触发器的输入端连接，第M+1触发器的时钟端用于接收列地址结束信号，第M+2与门的第一输入端用于接收预充电信号，第M+2与门的第二输入端与第M+1触发器的第一输出端连接，第M+2与门的输出端用于输出结束信号；

其中，在结束信号处于第一电平状态时，指示存储阵列中的所有存储单元均全部读写完成。

在一些实施例中，控制电路用于对存储阵列中的存储单元进行MBIST测试。

第二方面，本公开实施例提供了一种测试方法，该测试方法包括：

对存储阵列中的第一存储部分写入第一数据；

对存储阵列中的第一存储部分进行数据读取，得到第二数据；

在第一存储部分的数据读取结束后，对存储阵列中的第二存储部分写入第三数据；

对存储阵列中的第二存储部分进行数据读取，得到第四数据；

根据第一数据和第二数据，确定第一存储部分是否发生故障；以及根据第三数据和第四数据，确定第二存储部分是否发生故障；

其中，第一存储部分中的行地址数量与第二存储部分中的行地址数量相同，且均等于存储阵列中所有行地址数量的一半。

在一些实施例中，根据第一数据和第二数据，确定第一存储部分是否发生故障，包括：

若第一数据和第二数据一致，则确定存储阵列中的第一存储部分未发生故障；

若第一数据和第二数据不一致，则确定存储阵列中的第一存储部分发生故障；

根据第三数据和第四数据，确定第二存储部分是否发生故障，包括：

若第三数据和第四数据一致，则确定存储阵列中的第二存储部分未发生故障；

若第三数据和第四数据不一致，则确定存储阵列中的第二存储部分发生故障。

本公开实施例提供了一种存储器以及测试方法，该存储器中，存储阵列包括多个存储单元，在存储阵列中使用行地址和列地址指示存储单元；控制电路包括命令生成电路和地址产生电路，且命令生成电路和地址产生电路连接。其中：命令生成电路用于根据第一时钟信号和第一使能信号生成读写时钟信号；以及接收地址产生电路发送的列地址结束信号，并根据列地址结束信号生成预充电信号，预充电信号用于指示对存储单元进行预充电；地址产生电路用于根据读写时钟信号进行列地址计数且在每完成一行存储单元的写操作或读操作时，生成列地址结束信号；以及根据预充电信号进行行地址计数且在行地址计数值满足预设值时，确定读写控制信号的电平状态，并将读写控制信号发送给命令生成电路。这样，对于读写时钟信号来说，在处于第一电平状态时可以指示存储单元进行读操作或者写操作；但是具体是进行读操作还是写操作，则是由读写控制信号的电平状态来确定的，而且每当行地址计数值满足预设值时，读写控制信号的电平状态将会发生翻转；如此，该控制电路可以避免写过的存储单元的保留时间超过刷新周期，不再需要插入刷新命令；从而在节省时间的同时，还可以节省生成刷新命令所需的相关电路，能够最大程度的减少电路面积；最终提升了存储器性能。

附图说明

图1为MBIST测试的时序示意图；

图2为本公开实施例提供的一种存储器的组成结构示意图；

图3为本公开实施例提供的一种控制电路的组成结构示意图；

图4为本公开实施例提供的一种命令生成电路的组成结构示意图一；

图5为本公开实施例提供的一种命令生成电路的组成结构示意图二；

图6为本公开实施例提供的一种命令生成电路的组成结构示意图三；

图7为本公开实施例提供的一种地址产生电路的组成结构示意图一；

图8为本公开实施例提供的一种地址产生电路的组成结构示意图二；

图9为本公开实施例提供的一种测试方法的流程示意图；

图10为本公开实施例提供的一种存储器的详细结构示意图一；

图11为本公开实施例提供的一种存储器的详细结构示意图二；

图12为本公开实施例提供的一种存储器的工作时序示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

随着半导体工艺的快速发展，信号的传输速率越来越快。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。

在动态随机存取存储器（Dynamic Random Access Memory，DRAM）芯片中，这里包括一个或多个存储阵列，每个存储阵列的行数量为G，列数量为H，即每个存储阵列可以由G×H个存储单元组成，每个存储单元可以存储一位数据；其中，G和H均为正整数。其中，存储单元通过存储电容进行电荷的存储，电荷的存储量可以表示存储的数据的大小。但是，存储电容存储的电荷量会随着时间的推移而变化，该过程称为漏电。在漏电程度较大时，会导致存储的数据发生变化，也就是通常所说该存储单元失效。这时候如果不刷新，那么存储单元会因为漏电而失去存储的数据。所以必须隔一段时间刷新一次存储单元。换句话说，在存储单元因为漏电失效之前，或者在存储单元的数据保留时间之前，如果及时刷新了存储单元，就可以恢复电荷，保证存储单元的数据不出错。

为了确保存储功能的正确性，这里需要对存储器进行测试，例如进行存储器内建自测试（Memory Build In Self Test，MBIST）。在这里，“内建”的含义是指针对存储器的测试向量由内建的存储器测试逻辑自动产生，而非外部测试机台（Auto-Test-Equipment，ATE）生成。在MBIST测试中，只需要借助机台传输测试的指令，就可以从测试数据输出（TestData Output，TDO）接口获取测试结果。

以第五代双倍速率（Fifth Double Data Rate，DDR5）为例，DDR5的技术标准（JEDEC）中规定，MBIST可以由模式寄存器（Mode Register，MR），例如MR23:OP[4]以及4组MR24的防护密钥（Guard Key）激活，然后进行MBIST操作。表1示出了不同内存大小对应的MBIST测试时序参数示例。其中，如果内存大小为16Gb，那么DDR5的自测试时间（tSELFTEST）最大不超过9秒（second，s），期间进行的测试用例（Pattern）均可以由设计者根据实际需求自行设计。表1

参见图1，其示出了MBIST测试的时序示意图。如图1所示，CK_c和CK_t为一对互补时钟信号，CA[13:0]为命令地址信号，CMD表示对命令地址信号译码后得到的命令信号，其中，模式寄存器写（Mode Register Write，MRW）命令仅是其中的一个命令信号，MRW命令是用于向DRAM的模式寄存器中写入数据的。这里，MBIST首先需要由MR23:OP[4]  1、MR24Seq1、MR24 Seq2、MR24 Seq3、MR24 Seq4等五个阶段的Guard Key激活，然后进入MBIST测试。在这里，MR24 Seq1阶段的时间为t1，MR24 Seq2阶段的时间为t2，MR24 Seq3阶段的时间为t3，MR24 Seq4阶段的时间为t4，MBIST测试的自测试时间为t5；其中，t1、t2、t3和t4均等于tMRD，t5则等于tSELFTEST。

在相关技术中，结合并行（Parallel，PARA）测试模式的设计，这里提出了一种Y-page Fast的测试电路，该测试电路会生成激活（Active，ACT）、预充电（Pre-charge，PRE）、读（Read，RD）、写（Write，WR）命令以及地址信息，通过PARA测试模式能够同时访问32个存储块（Bank）进行并行操作。首先对DDR5进行Y-page Fast的写操作，随后将数据读出并判断存储阵列（Memory Array）是否发生故障。

可以理解地，一般的Y-page Fast模式会先激活一个行，经过tRCD时间后进行连续的写命令直至该行所有的列遍历完成，其中，每两个写命令之间的时间间隔为tCCDL。然后经过tWR时间后进行预充电命令，再经过tRP时间后进行下一行的激活命令，循环直至遍历完整个存储阵列中所有的行。在完成存储阵列中所有行的写命令操作之后，再使用相同的方式进行读命令操作。但经过计算发现该模式下写完整个存储阵列的时间超过了刷新周期（例如，32ms），这时候需要插入刷新命令，从而不仅会浪费时间，而且还需要用于生成刷新命令的相关电路。

基于此，本公开实施例提供了一种存储器以及测试方法，通过对已有的测试用例进行改进。具体为：在写完一半的存储阵列时，立即对写过的存储阵列进行读操作，读操作完成后再进行另外一半的存储阵列的写操作以及读操作，避免写过的存储单元的保留时间超过刷新周期，从而可以在节省时间的同时省去了生成刷新命令所需的相关电路，达到减少电路面积的目的。

下面结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图2所示，存储器20可以包括存储阵列21和控制电路22，存储阵列21包括多个存储单元211，在存储阵列中使用行地址和列地址指示存储单元211；控制电路22包括命令生成电路221和地址产生电路222，且命令生成电路221和地址产生电路222连接，其中：

命令生成电路221，用于接收第一时钟信号和第一使能信号，根据第一时钟信号和第一使能信号生成读写时钟信号；以及接收地址产生电路222发送的列地址结束信号，并根据列地址结束信号生成预充电信号，预充电信号用于指示对存储单元进行预充电；

地址产生电路222，用于接收读写时钟信号和预充电信号，根据读写时钟信号进行列地址计数且在每完成一行存储单元的写操作或读操作时，生成列地址结束信号；以及根据预充电信号进行行地址计数且在行地址计数值满足预设值时，确定读写控制信号的电平状态，并将读写控制信号发送给命令生成电路221。

需要说明的是，对于存储器20而言，可以是诸如静态随机存取存储器（StaticRandom Access Memory，SRAM）、动态随机存取存储器（Dynamic Random Access Memory，DRAM）、同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）、双倍数据速率同步动态随机存取存储器（Double Data Rate SDRAM，DDR SDRAM）等等，这里对此不作任何限定。

还需要说明的是，对于存储器20而言，其中，控制电路22可以用于对存储阵列21中的存储单元进行MBIST测试。

也就是说，在本公开实施例中，对于存储器20而言，主要是涉及集成电路中存储器内建自测试电路的设计，尤其是涉及DDR5芯片中Y-page Fast测试模式的电路设计。这里，可以对存储器20自身进行MBIST测试。

另外，在DDR5的技术标准中规定，MBIST可以在初始化结束后的任意时间启动，但是必须在9秒之内完成测试。另外，考虑到应用场景，这里的存储器20可以是DDR5芯片，控制电路22可以用于执行地址遍历的读写操作，以此进行存储阵列21的错误检查，但不局限于此范围，其他命令规划和产生电路以及计数时序控制电路均可采用此设计，对此也不作任何限定。

还需要说明的是，在本公开实施例中，为了最大程度的减少电路面积，读操作或者写操作的命令可以是通过同一个命令生成电路221来产生，而且读操作或者写操作的命令作用的地址可以通过同一个地址产生电路222来产生。在这里，存储器20具体可以是根据读写控制信号和读写时钟信号来确定对存储单元执行何种操作，例如读操作或者写操作。

在一些实施例中，读写时钟信号用于在读写控制信号处于预设电平状态时，指示存储单元211进行读操作或者写操作，以及每当行地址计数值满足预设值时，读写控制信号的电平状态发生翻转；其中，预设电平状态可以包括第一电平状态或者第二电平状态。

也就是说，在本公开实施例中，如果读写控制信号处于第一电平状态，那么此时的读写时钟信号可以指示对存储阵列中的存储单元进行读操作；如果读写控制信号处于第二电平状态，那么此时的读写时钟信号可以指示对存储阵列中的存储单元进行写操作。

其中，对于读写控制信号的电平状态，在本公开实施例中，第一电平状态可以为高电平，第二电平状态可以为低电平；或者，第一电平状态可以为逻辑1，第二电平状态可以为逻辑0；这里对此不作任何限定。

在一些实施例中，预设值等于存储阵列中所有行地址数量的一半。也就是说，对于存储阵列而言，首先针对存储阵列的一半行地址进行写操作以及读操作，然后再针对存储阵列的另一半行地址进行写操作以及读操作，以避免写过的存储单元的保留时间超过刷新周期。

这样，对于存储器20中的存储阵列，首先将读写控制信号初始化为第二电平状态，此时指示进行写操作；当行地址计数满足存储阵列中所有行地址数量的一半时，翻转读写控制信号的电平状态为第一电平状态，此时指示进行读操作；在完成存储阵列中一半行地址的写操作和读操作之后，可以按照同样的方式进行存储阵列中另一半行地址的写操作和读操作。

在一些实施例中，对于控制电路22而言，参见图3，控制电路22还可以包括时钟生成电路223，其中：

时钟生成电路223，用于接收结束信号和第一使能信号，在第一使能信号处于第一电平状态且结束信号处于第二电平状态时，生成第一时钟信号；以及在结束信号处于第一电平状态时，屏蔽第一时钟信号。

需要说明的是，在本公开实施例中，第一使能信号作为MBIST测试的使能信号，可以用于控制第一时钟信号的生成。其中，第一使能信号可以用MBIST_EN表示，第一时钟信号可以用BIST_CLK表示。

还需要说明的是，在本公开实施例中，为了降低系统功耗，第一时钟信号的生成与否，还和结束信号有关。在一些实施例中，地址产生电路222，还用于在存储阵列中的所有列地址和所有行地址均全部计数完成时，生成结束信号，并将结束信号发送给时钟生成电路223。

也就是说，如果存储阵列全部遍历完成（包括所有列地址和所有行地址均全部计数完成），那么地址产生电路222还可以生成结束信号，然后将结束信号发送给时钟生成电路223以关闭时钟，从而可以降低系统功耗。

在本公开实施例中，结束信号可以用END表示。示例性地，只有在MBIST_EN信号处于高电平状态且END信号处于低电平状态时，这时候才会生成BIST_CLK信号，即MBIST内部的时钟BIST_CLK才会启动；如果END信号处于高电平状态，这时候就会关闭MBIST内部的时钟BIST_CLK，从而满足降低系统功耗的目的。

在一些实施例中，对于命令生成电路221而言，参见图4，命令生成电路221可以包括第一逻辑模块a1、第一移位模块a2和脉冲产生模块a3，其中：

第一逻辑模块a1，用于接收第一使能信号，对第一使能信号进行延迟及逻辑运算，生成第一激活信号，第一激活信号用于激活存储阵列中的一行存储单元；

第一移位模块a2，用于接收第一激活信号和第一时钟信号，根据第一时钟信号对第一激活信号进行采样及移位处理，生成移位激活信号；

脉冲产生模块a3，用于接收移位激活信号，根据移位激活信号进行预设数量的脉冲产生处理，生成读写时钟信号。

需要说明的是，在本公开实施例中，第一激活信号可以用BIST_ACT表示，而且第一激活信号包括第一个脉冲，可以用于激活存储阵列中的一行存储单元。在这里，通过脉冲产生模块a3可以产生包括多个脉冲的读写时钟信号；这样，在激活存储阵列中的一行存储单元之后，可以进行连续的写操作/读操作直至该行所有的存储单元全部遍历完成。

进一步地，在一些实施例中，如图4所示，脉冲产生模块a3可以包括第一或门b1和第二移位模块b2，其中：

第一或门b1，用于接收移位激活信号和读写时钟信号，对移位激活信号和读写时钟信号进行或逻辑运算，生成中间信号；

第二移位模块b2，用于接收中间信号和第一时钟信号，根据第一时钟信号对中间信号进行采样及移位处理，生成读写时钟信号。

还需要说明的是，在本公开实施例中，第一移位模块a2的输出端与第一或门b1的第一输入端连接，第二移位模块b2的输出端与第一或门b1的第二输入端连接，第一或门b1的输出端与第二移位模块b2的输入端连接，第二移位模块b2的时钟端用于接收第一时钟信号。如此，对于脉冲产生模块a3而言，首先接收移位激活信号，然后将采样移位后得到的读写时钟信号反馈到输入端，利用这个采样移位后的信号可以源源不断的产生脉冲，形成时钟的效果，从而得到包括多个脉冲的读写时钟信号，能够实现对一行存储单元进行连续的写操作/读操作。

在一些实施例中，第一激活信号可以包括一个脉冲，读写时钟信号可以包括多个脉冲，其中：

第一激活信号的脉冲上升沿与读写时钟信号的第一个脉冲上升沿之间的时间间隔等于第一时序值；在读写时钟信号中，每相邻两个脉冲上升沿之间的时间间隔等于第二时序值。

需要说明的是，在本公开实施例中，第一时序值与第二时序值不同。其中，第一移位模块a2和第二移位模块b2的设置与第一时序值有关，第二移位模块b2的设置仅与第二时序值有关。

在一些实施例中，第一移位模块a2可以包括A个移位寄存器，第二移位模块b2可以包括B个移位寄存器，其中：

A和B的和值等于第一时序值；B等于第二时序值。

也就是说，在本公开实施例中，为了满足第一时序值和第二时序值的要求，这里可以根据第一时序值和第二时序值来设置第一移位模块a2和第二移位模块b2各自所包括的移位寄存器数量。示例性地，第一时序值为5个时钟周期，第二时序值为2两个时钟周期，那么A可以设置为3，B可以设置为2；但是对此并不作具体限定。

在一些实施例中，第一时序值与第二时序值不同。其中，第一时序值可以等于技术标准中规定的行地址选通（Row Address Strobe，RAS）命令到列地址选通（Column AddressStrobe，CAS）命令之间的延迟时间；第二时序值可以等于技术标准中规定的CAS命令到CAS命令之间的延迟时间。

在本公开实施例中，以JEDEC技术标准为例，第一时序值具体可以用tRCD表示，这里是指激活命令到读命令/写命令之间的延迟时间。也就是说，在发送读命令/写命令时必须与前面的激活命令有一个间隔，这个间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟）。tRCD是一个重要的硬件参数，它和芯片的工艺相关，是必然存在的一个时延。第二时序值具体可以用tCCD表示，这里是指CAS-to-CAS命令之间的时延。其中，tCCD可以是读命令之间的时间间隔，或者也可以是写命令之间的时间间隔。

在一种具体的实施例中，在第一时序值等于5个时钟周期，第二时序值等于2个时钟周期时，参见图5，第一移位模块a2可以包括第一移位寄存器U1、第二移位寄存器U2和第三移位寄存器U3，其中：

第一移位寄存器U1的时钟端、第二移位寄存器U2的时钟端和第三移位寄存器U3的时钟端均与第一时钟信号连接；

第一移位寄存器U1的输入端作为第一移位模块a2的输入端与第一激活信号连接，第一移位寄存器U1的输出端与第二移位寄存器U2的输入端连接，第二移位寄存器U2的输出端与第三移位寄存器U3的输入端连接，第三移位寄存器U3的输出端作为第一移位模块a2的输出端与第一或门b1的第一输入端连接。

进一步地，参见图5，第二移位模块b2可以包括第四移位寄存器U4和第五移位寄存器U5，其中：

第四移位寄存器U4的时钟端和第五移位寄存器U5的时钟端均与第一时钟信号连接；

第四移位寄存器U4的输入端作为第二移位模块b2的输入端与第一或门b1的输出端连接，第四移位寄存器U4的输出端与第五移位寄存器U5的输入端连接，第五移位寄存器U5的输出端作为第二移位模块b2的输出端与第一或门b1的第二输入端连接。

需要说明的是，在本公开实施例中，每一个移位寄存器可以产生1个时钟周期的延迟时间。那么第一激活信号在经过5个移位寄存器之后，可以产生5个时钟周期的延迟时间，使得所得到读写时钟信号的第一脉冲上升沿与第一激活信号的脉冲上升沿之间存在5个时钟周期的时间间隔，从而满足技术标准中关于tRCD的规定。对于读写时钟信号中每相邻两个脉冲之间的延迟，它是由第二移位模块所造成的，即经过2个移位寄存器可以产生2个时钟周期的延迟时间，使得读写时钟信号中每相邻两个脉冲上升沿之间存在2个时钟周期的时间间隔，从而满足技术标准中关于tCCD的规定。

在一些实施例中，在图4所示的命令生成电路221基础上，参见图6，命令生成电路221还可以包括第二逻辑模块a4，其中：

第二逻辑模块a4，用于接收读写时钟信号和读写控制信号，对读写时钟信号和读写控制信号进行第一逻辑处理，生成读信号；以及对读写时钟信号和读写控制信号进行第二逻辑处理，生成写信号。

需要说明的是，在本公开实施例中，读信号用于指示对存储阵列中的存储单元进行读操作，写信号用于指示对存储阵列中的存储单元进行写操作。

进一步地，在一些实施例中，如图6所示，第二逻辑模块a4可以包括第一与门U6、第一非门U7和第二与门U8，其中：

第一与门U6，用于对读写时钟信号和读写控制信号进行与逻辑运算，得到读信号；

第一非门U7，用于对读写控制信号进行非逻辑运算，得到反相读写控制信号；

第二与门U8，用于对读写时钟信号和反相读写控制信号进行与逻辑运算，得到写信号。

在本公开实施例中，根据第二逻辑模块a4，在读写控制信号的电平状态为第二电平状态时，可以确定写信号处于有效状态，此时对存储阵列中的存储单元进行写操作；在读写控制信号的电平状态为第一电平状态时，可以确定读信号处于有效状态，此时对存储阵列中的存储单元进行读操作。也就是说，在本公开实施例中，可以根据读写控制信号的电平状态来确定读信号/写信号有效，以便对存储阵列中已激活的一行存储单元进行读操作或者写操作。

在一些实施例中，对于地址产生电路222而言，参见图7，地址产生电路222可以包括计数模块c1，其中：

计数模块c1，用于接收预充电信号，对预充电信号的脉冲进行计数，生成计数信号；以及在计数信号表征的行地址计数值满足预设值时，确定读写控制信号的电平状态。

需要说明的是，在本公开实施例中，在进行写操作的时候，可以对预充电信号的脉冲进行计数，是因为每写完一行存储单元之后，会产生一个预充电信号的脉冲，然后去对已经完成写操作的这一行存储单元进行预充电；因此，在进行读操作之前，预充电信号的脉冲数量即为完成写操作的行地址数量。可以理解地，对预充电信号的脉冲进行计数，也就相当于对存储阵列中完成写操作的行地址进行计数。

还需要说明的是，在本公开实施例中，在进行读操作的时候，需要对预充电信号的脉冲继续计数。其中，每读完一行存储单元之后，也会产生一个预充电信号的脉冲，然后对已经完成读操作的这一行存储单元进行预充电；因此，在计数完成的时候，预充电信号的脉冲数量等于完成写操作的行地址数量和完成读操作的行地址数量之和，即存储单元中的行地址在写操作的时候计数一次，读操作的时候又计数一次，相当于同一个行地址被计数了两次；因此，在进行读操作之前，预充电信号的脉冲计数值等于存储阵列中所有行地址数量的一半时，说明计数信号表征的行地址计数值满足预设值。

这样，在计数信号表征的行地址计数值满足预设值时，可以确定读写控制信号的电平状态；并且每当行地址计数值满足预设值时，读写控制信号的电平状态会发生翻转。

在一些实施例中，对于计数模块c1而言，计数模块c1可以包括同步二进制计数器，其中：

同步二进制计数器包括M个依次级联的计数子模块（如图7中的D1、D2、…、DM），且每个计数子模块均包括触发器，每个触发器的时钟端均与预充电信号连接；其中，M为正整数。

在一种具体的实施例中，如图7所示，计数信号可以包括M个比特位信号，且M个比特位信号与M个计数子模块之间具有关联关系；其中，在M大于2时，M个计数子模块分别为：

第一个计数子模块D1可以包括第一触发器d1，第一触发器d1的输入端与第一触发器d1的第二输出端连接，第一触发器d1的时钟端用于接收预充电信号，且第一触发器d1的第一输出端用于输出计数信号中的第0比特位信号；

第二个计数子模块D2可以包括第二异或门e2和第二触发器d2，第二异或门e2的第一输入端与第一触发器d1的第一输出端连接，第二异或门e2的第二输入端与第二触发器d2的第一输出端连接，第二异或门e2的输出端与第二触发器d2的输入端连接，第二触发器d2的时钟端用于接收预充电信号，且第二触发器d2的第一输出端用于输出计数信号中的第1比特位信号；

第i个计数子模块Di可以包括第i与门fi、第i异或门ei和第i触发器di，第i与门fi的第一输入端与第i-1触发器di-1的第一输出端连接，第i与门fi的第二输入端与第i-1异或门ei-1的第一输入端连接，第i与门fi的输出端与第i异或门ei的第一输入端连接，第i异或门ei的第二输入端与第i触发器di的第一输出端连接，第i异或门ei的输出端与第i触发器di的输入端连接，第i触发器di的时钟端用于接收预充电信号，且第i触发器di的第一输出端用于输出计数信号中的第i-1比特位信号；

其中，每一个触发器的第一输出端与第二输出端之间为反相关系，而且每一个触发器的第一输出端用于反映被预充电信号进行采样后的触发器的输入端的值；且i为大于或等于3且小于或等于M的整数。

需要说明的是，在本公开实施例中，这里的触发器可以是D型触发器（Data Flip-Flop或Delay Flip-Flop，DFF）。其中，D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件。这里，D型触发器具有两个稳定状态，即“0”和“1”，在时钟端接收到的信号的作用下，可以从一个稳定状态翻转到另一个稳定状态。

还需要说明的，在本公开实施例中，对于触发器而言，这里可以包括时钟端（CK）、输入端（D）、第一输出端（Q）和第二输出端（）；除此之外，也可以包括置位端（SET）和复位端（RST）等，但是图中未示出。

另外，在本公开实施例中，M个比特位信号包括第0比特位信号、第1比特位信号、…、第i-1比特位信号、…、第M-3比特位信号、第M-2比特位信号、第M-1比特位信号。其中，第M-2比特位信号可以作为读写控制信号，且预设值等于2的（M-2）次幂。也就是说，如果存储阵列总共包括行，那么一半的存储阵列包括行；为了避免写过的存储单元的保留时间超过刷新周期，可以先对一半的存储阵列进行读写操作，然后再对另外一半的存储阵列进行读写操作。因此，这时候需要每当行地址计数值满足时，读写控制信号的电平状态发生翻转。具体地，如果读写控制信号的电平状态为低电平，那么对存储单元进行写操作；如果读写控制信号的电平状态为高电平，那么对存储单元进行读操作。

还需要说明的是，在图7中，预充电信号可以用PRE表示，读写控制信号可以用W/R表示。另外，第0比特位信号用RA0表示，第1比特位信号用RA1表示，第2比特位信号用RA2表示，…、第M-3比特位信号用RAM-3表示，第M-2比特位信号用W/R表示，第M-1比特位信号用RAM-2表示。

可以理解地，在本公开实施例中，在每写完一行存储单元的时候需要产生预充电信号的一个脉冲，所以在进行读操作之前，写操作的时候，执行写操作的行数量等于预充电信号的脉冲数量。具体地，W/R信号对应的就是2的（M-2）次方，也就是完成写操作的行地址数量。

这样，在读写控制信号的电平状态发生翻转，即进行读操作的时候，此时又需要对预充电信号的脉冲继续进行计数，在计数完成的时候，预充电信号的所有脉冲数量等于完成写操作和读操作的行地址数量的两倍。因为写操作的时候计数了一次，读操作的时候又计数了一次，相当于同一个行地址被计数了两次。所以第M-1比特位信号不表示成RAM-1，而是表示成RAM-2。从预充电信号的脉冲数量来说，应该是，但是从实际的行地址数量来说，是。所以第M-1比特位信号的实际意义是指示一半的存储阵列全部完成写操作和读操作，以便后续才能去产生结束信号。

进一步地，在一些实施例中，在图7所示地址产生电路222的基础上，参见图8，地址产生电路222可以包括第三逻辑模块c2，第三逻辑模块c2可以包括第M+1与门fM+1、第M+1触发器dM+1和第M+2与门fM+2，其中：

第M+1与门fM+1的输入端用于接收行地址信号（例如RA<M-2>信号），具体是第M+1与门fM+1的第一输入端与第M触发器dM的第一输出端连接，第M+1与门fM+1的第二输入端与第M异或门eM的第一输入端连接，第M+1与门fM+1的输出端与第M+1触发器dM+1的输入端连接，第M+1触发器dM+1的时钟端用于接收列地址结束信号，第M+2与门fM+2的第一输入端用于接收预充电信号，第M+2与门fM+2的第二输入端与第M+1触发器dM+1的第一输出端连接，第M+2与门fM+2的输出端用于输出结束信号。

在本公开实施例中，在结束信号处于第二电平状态时，指示存储阵列中的所有存储单元未全部读写完成，需要继续对存储单元进行读写操作；在结束信号处于第一电平状态时，指示存储阵列中的所有存储单元均全部读写完成。需要注意的是，当存储阵列中的所有存储单元均全部读写完成之后，这时候可以关闭MBIST内部的时钟BIST_CLK，从而满足降低系统功耗的目的。

还需要说明的是，在本公开实施例中，预充电信号可以用PRE表示，列地址结束信号可以用COL_END表示，结束信号可以用END表示。其中，在图8中，第M+1与门fM+1的输出端与第M+1触发器dM+1的输入端连接，COL_END信号作为第M+1触发器dM+1的时钟，对第M+1触发器dM+1的输入端的值进行采样，可以通过第M+1触发器dM+1的第一输出端输出初始结束信号，可以用END1表示；然后由第M+2与门fM+2对END1信号和PRE信号进行与逻辑运算，生成最终的END信号。

在这里，对于END信号来说，当一半的存储阵列全部完成写操作和读操作时，RAM-2信号处于高电平，同时RA0RAM-3以及W/R信号均处于低电平，此时另外一半的存储阵列进入写操作和读操作。如果另外一半的存储阵列也全部完成写操作和读操作，那么RA0RAM-3以及W/R信号将全部由低电平变化为高电平，通过第M+1与门fM+1的与逻辑运算，其对应的输出信号处于高电平；然后再被第M+1触发器dM+1的时钟端信号COL_END进行采样，所得到的END1信号处于高电平，最后将END1信号与PRE信号进行与逻辑运算，可以得到处于高电平的END信号。

本实施例提供了一种存储器，存储器包括存储阵列和控制电路，存储阵列包括多个存储单元，且存储阵列中使用行地址和列地址指示存储单元，而控制电路包括命令生成电路和地址产生电路。这样，对于读写时钟信号来说，在处于第一电平状态时可以指示存储单元进行读操作或者写操作；但是具体是进行读操作还是写操作，则是由读写控制信号的电平状态来确定的，而且每当行地址计数值满足预设值时，读写控制信号的电平状态将会发生翻转；如此，利用该控制电路对存储阵列进行读写操作，可以避免写过的存储单元的保留时间超过刷新周期，不再需要插入刷新命令；从而在节省时间的同时，还可以节省生成刷新命令所需的相关电路，能够最大程度的减少电路面积；最终提升了存储器性能。

在本公开的另一实施例中，参见图9，其示出了本公开实施例提供的一种测试方法的流程示意图。如图9所示，该方法可以包括：

S901：对存储阵列中的第一存储部分写入第一数据。

S902：对存储阵列中的第一存储部分进行数据读取，得到第二数据。

S903：在第一存储部分的数据读取结束后，对存储阵列中的第二存储部分写入第三数据。

S904：对存储阵列中的第二存储部分进行数据读取，得到第四数据。

S905：根据第一数据和第二数据，确定第一存储部分是否发生故障；以及根据第三数据和第四数据，确定第二存储部分是否发生故障。

需要说明的是，在本公开实施例中，该测试方法可以应用于前述实施例所述的存储器20。该存储器可以进行MBIST测试，其中，本公开实施例主要是涉及集成电路中存储器内建自测试电路的设计，尤其是涉及DDR5芯片中Y-page Fast测试模式的电路设计。而且在DDR5的技术标准中规定，MBIST可以在初始化结束后的任意时间启动，但是必须在9秒之内完成测试。

还需要说明的是，在本公开实施例中，第一存储部分中的行地址数量与第二存储部分中的行地址数量相同，且均等于存储阵列中所有行地址数量的一半。也就是说，对于存储阵列而言，首先针对存储阵列的一半（即第一存储部分）进行写操作以及读操作，然后再针对存储阵列的另一半（即第二存储部分）进行写操作以及读操作，从而可以避免写过的存储单元的保留时间超过刷新周期，在节省时间的同时还节省了生成刷新命令所需的相关电路。

进一步地，对于存储阵列中的第一存储部分，在一些实施例中，根据第一数据和第二数据，确定第一存储部分是否发生故障，可以包括：

若第一数据和第二数据一致，则确定存储阵列中的第一存储部分未发生故障；

若第一数据和第二数据不一致，则确定存储阵列中的第一存储部分发生故障。

进一步地，对于存储阵列中的第二存储部分，在一些实施例中，根据第三数据和第四数据，确定第二存储部分是否发生故障，可以包括：

若第三数据和第四数据一致，则确定存储阵列中的第二存储部分未发生故障；

若第三数据和第四数据不一致，则确定存储阵列中的第二存储部分发生故障。

需要说明的是，在本公开实施例中，为了避免写过的存储单元的保留时间超过刷新周期而需要插入刷新命令，这里对已有的测试模式进行改进：先对一半存储阵列进行读写操作，然后再进行另一半存储阵列的读写操作。示例性地，第一存储部分可以是存储阵列中的前一半，第二存储部分可以是存储阵列中的后一半。

还需要说明的是，在本公开实施例中，对于第一存储部分的测试，可以是先写入第一数据，然后再进行读取，得到第二数据；如果写入的第一数据与读出的第二数据一致，那么可以说明第一存储部分中的存储单元均未发生故障；同理，对于第二存储部分的测试，可以是先写入第三数据，然后再进行读取，得到第四数据；如果写入的第三数据与读出的第四数据一致，那么可以说明第二存储部分中的存储单元均未发生故障。

本实施例提供了一种测试方法，针对存储阵列中的第一存储部分，首先写入第一数据，然后再进行数据读取，得到第二数据；在第一存储部分的数据读取结束后，针对存储阵列中的第二存储部分，首先写入第三数据，然后再进行数据读取，得到第四数据；最后，根据第一数据和第二数据，可以确定第一存储部分是否发生故障；根据第三数据和第四数据，可以确定第二存储部分是否发生故障。这样，在对存储阵列进行测试时，将存储阵列划分为两部分，先进行第一存储部分的写操作和读操作，再进行第二存储部分的写操作和读操作，可以避免写过的存储单元的保留时间超过刷新周期，从而在节省时间的同时，还可以节省生成刷新命令所需的相关电路，能够最大程度的减少电路面积；最终提升了存储器性能。

在本公开的又一实施例中，基于前述实施例所述的存储器20，为了最大程度的减少电路面积，图10示出了本公开实施例提供的一种存储器20的详细结构示意图。如图10所示，存储器20可以包括命令生成电路321、地址产生电路322和时钟生成电路323；其中，时钟生成电路323与命令生成电路321连接，命令生成电路321还与地址产生电路322连接。

在图10中，时钟生成电路323的输入为第一使能信号（MBIST_EN）和结束信号（END），时钟生成电路323的输出为第一时钟信号（BIST_CLK）；命令生成电路321的输入为第一时钟信号（BIST_CLK）和第一使能信号（MBIST_EN），命令生成电路321的输出为第一激活信号（BIST_ACT）、读信号（RD）、写信号（WR）、预充电信号（PRE）和读写时钟信号（WR_RD）；地址产生电路322的输入为预充电信号（PRE）和读写时钟信号（WR_RD），地址产生电路322的输出为读写控制信号（W/R）、列地址结束信号（COL_END）、列地址（COL9:4）、行地址（ROW15:0）和结束信号（END）。需要注意的是，对于DDR5中的列地址，其低四位不用做地址寻址，具有其他功能；这里为了对应DRAM的规定，位宽是6bits，例如COL9:4，是因为DRAM列地址寻址就需要6bits的位宽。这样，如果列地址的位宽为6bits，那么需要计数64次可完成当前行的所有列地址的写操作/读操作，从而能够进入下一行。

具体来说，WR及RD命令将通过同一个命令生成电路321生成，WR及RD命令作用的地址通过同一个地址产生电路322生成，命令生成电路321生成的WR_RD信号作为列地址计数器的时钟，PRE信号作为行地址计数器的时钟，每操作完一行，地址产生电路322则生成COL_END信号发送到命令生成电路321，激励其生成PRE信号；当所有的地址遍历完，地址产生电路322生成END信号来关闭时钟生成电路323，从而可以降低系统功耗。

进一步地，首先初始化时需要将W/R信号置逻辑0，指示当前可以对存储阵列进行写操作，每当行地址计数达到2¹⁵时，翻转W/R信号；若W/R信号为逻辑0，则基于WR_RD信号生成WR命令，对存储阵列进行写操作；若W/R信号为逻辑1，则基于WR_RD信号生成RD命令，对存储阵列进行读操作；在做完一半存储阵列的读写操作后，需要将计数信号RA15置逻辑1，然后进行另一半存储阵列的读写操作。

进一步地，基于前述实施例所述的存储器20，这里对命令生成电路321和地址产生电路322进行电路整合与细化，具体如图11所示。参见图11，存储器20至少可以包括第一移位寄存器U1、第二移位寄存器U2、第三移位寄存器U3、第四移位寄存器U4、第五移位寄存器U5、第一或门b1、第一与门U6、第一非门U7、第二与门U8、17个计数子模块（D1、D2、D3、…、D15、D16、D17），以及第十八与门f18、第十八触发器d18和第十九与门f19。

需要说明的是，在图11中，第一移位寄存器U1、第二移位寄存器U2、第三移位寄存器U3、第四移位寄存器U4和第五移位寄存器U5可以实现tRCD等于5个时钟周期，即BIST_ACT信号的脉冲上升沿与WR_RD信号的第一个脉冲上升沿之间的时间间隔等于5个时钟周期；第四移位寄存器U4和第五移位寄存器U5可以实现tCCD等于2个时钟周期，即每相邻的两个RD命令之间或者每相邻的两个WR命令之间的时间间隔均等于2个时钟周期。

还需要说明的是，在图11中，对于17个计数子模块而言，第一计数子模块D1包括第一触发器d1，输出为第0比特位信号RA0；第二计数子模块D2包括第二异或门e2和第二触发器d2，输出为第1比特位信号RA1；第三计数子模块D3包括第三与门f3、第三异或门e3和第三触发器d3，输出为第2比特位信号RA2；…；第十五计数子模块D15包括第十五与门f15、第十五异或门e15和第十五触发器d15，输出为第14比特位信号RA14；第十六计数子模块D16包括第十六与门f16、第十六异或门e16和第十六触发器d16，输出为第15比特位信号W/R；第十七计数子模块D17包括第十七与门f17、第十七异或门e17和第十七触发器d17，输出为第16比特位信号RA15。也就是说，图11中的这17个计数子模块用于对PRE信号的脉冲进行计数。如果存储阵列总共包括行，那么一半的存储阵列包括行。具体地，在进行读操作之前，写操作的时候，每写完一行存储单元的时候需要产生PRE信号的一个脉冲，故执行写操作的行数量等于预充电信号的脉冲数量。在这里，W/R信号对应的是2的15次方，也就是完成写操作的行地址数量，也即对应存储阵列中所有行地址数量的一半（）。这样，在预充电信号的脉冲数量计数到时，W/R信号会发生翻转，即在读操作的时候，此时又需要对PRE信号的脉冲继续进行计数，在计数完成的时候，PRE信号的总脉冲数量等于完成写操作和读操作的行地址数量的两倍（），而RA15信号对应的就是2的16次方；所以RA15信号的实际意义是指示一半的存储阵列全部完成写操作和读操作，以便后续才能去产生END信号。

如此，为了避免写过的存储单元的保留时间超过刷新周期，可以先对一半的存储阵列进行写操作和读操作，然后再对另外一半的存储阵列进行写操作和读操作。因此，这时候需要每当行地址计数值满足时，读写控制信号的电平状态需要发生翻转。

基于图11所示的存储器20，图12为本公开实施例提供的一种存储器的工作时序示意图。如图12所示，MBIST_EN信号处于高电平时，表示存储器进入MBIST测试；MRW_PARA_MODE处于高电平时，表示存储器处于并行测试模式。也就是说，在MBIST内部的复位信号RSTN为高电平，且使用并行测试模式（即MRW_PARA_MODE也为高电平）时，这时候首先通过BIST_ACT信号的第一个脉冲激活一个行，由于BIST_ACT信号与WR_RD信号之间经过5个移位寄存器（U1~U5），使得WR_RD信号的第一个脉冲上升沿与BIST_ACT信号的第一个脉冲上升沿之间的时间间隔为5个时钟周期；由于WR_RD信号中相邻脉冲之间的时间间隔是经过2个移位寄存器（U4和U5）产生的，使得WR_RD信号中每相邻两个脉冲上升沿之间的时间间隔为2个时钟周期。另外，Col_cnt表示列地址的计数信号，ROW_cnt表示行地址的计数信号；在W/R处于低电平时，此时指示写操作，具体可以通过写信号WR对存储单元进行写操作。以第0行为例，第0行包括64个存储单元，写信号WR中的脉冲用于对这些存储单元执行写操作；那么Col_cnt信号指示列地址从0计数到63时会产生列地址结束信号COL_END的一个脉冲，这个脉冲可以代表第0行的所有列地址的存储单元全部写操作完成；然后再间隔tWR时间（如图12中的6个时钟周期）后会产生PRE信号的一个脉冲，用于指示对第0行的存储单元进行预充电；再经过tRP时间（如图12中的5个时钟周期）后产生下一个激活命令BIST_ACT，表示对下一行中的存储单元进行激活操作，此时ROW_cnt信号指示行地址计数到第2行。其中，tWR时间表示写恢复时间（Write Recovery Time），该值用来确保在预充电发生前，写缓冲中的数据可以被正确写进存储单元中；tRP时间表示行地址预充电时间（Row Precharge Timing），该值用来设定在另一行地址能被激活之前，当前行需要的充电时间。

这样，依次类推，直至在ROW_cnt信号指示行地址计数到（即32000，32k）时，表示一半的存储阵列完成写操作，这时候W/R信号的电平状态发生翻转，即W/R信号处于高电平，此时指示读操作，具体可以通过读信号RD对存储单元进行读操作。其中，针对这一半的存储阵列，仍然以第0行为例，第0行包括64个存储单元，读信号RD中的脉冲用于对这些存储单元执行读操作；那么Col_cnt信号指示列地址从0计数到63时会继续产生列地址结束信号COL_END的一个脉冲，这个脉冲可以代表第0行的所有列地址的存储单元全部读操作完成；然后再间隔tWR时间（如图12中的6个时钟周期）后会产生PRE信号的一个脉冲，用于指示对第0行的存储单元进行预充电；再经过tRP时间（如图12中的5个时钟周期）后产生下一个激活命令BIST_ACT，表示对下一行中的存储单元进行激活操作，此时ROW_cnt信号指示行地址计数到第2行。依次类推，直至在ROW_cnt信号指示行地址计数到（即第32k行）时，表示这一半的存储阵列完成读操作。另外，RA15信号用于指示一半的存储阵列是否全部完成写操作和读操作。如此，在这一半的存储阵列的写操作和读操作全部完成之后，RA15信号由低电平变化到高电平，然后针对另外一半的存储阵列继续进行写操作和读操作，循环直至遍历完该存储阵列的所有行和所有列。在存储阵列中的所有行和所有列全部完成写操作和读操作之后，MRW_PARA_MODE信号由高电平变为低电平，MBIST_EN信号也由高电平变为低电平。

此外，对于END信号来说，当存储阵列并没有全部完成写操作和读操作时，END信号处于低电平。如果一半的存储阵列全部完成写操作和读操作，那么RA15信号处于高电平，同时RA0RA14以及W/R信号均处于低电平，此时另外一半的存储阵列进入写操作和读操作。如果另外一半的存储阵列也全部完成写操作和读操作，那么RA0RA14以及W/R信号将全部由低电平变化为高电平，此时通过第十八与门f18的与逻辑运算，其对应的输出信号处于高电平；然后再被第十八触发器d18的时钟端信号COL_END进行采样，所得到的初始结束信号END1处于高电平，最后将初始结束信号END1与预充电信号PRE进行与逻辑运算，可以得到处于高电平的结束信号END，从而将结束信号END发送给时钟生成电路以关闭时钟，可以达到降低系统功耗的目的。

本实施例提供了一种存储器，通过上述实施例对前述实施例的具体实现进行了详细阐述，从中可以看出，本实施例的技术方案涉及集成电路设计中存储器内建自测试电路设计，特别涉及DDR5 MBIST测试模式的电路实现。通过对已有的测试模式进行改进，可以避免写过的存储单元的保留时间超过刷新周期，从而在节省时间的同时，还可以节省生成刷新命令所需的相关电路，能够最大程度的减少电路面积；最终提升了存储器性能。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (21)

1.一种存储器，其特征在于，所述存储器包括存储阵列和控制电路，所述存储阵列包括多个存储单元，在所述存储阵列中使用行地址和列地址指示所述存储单元；所述控制电路包括命令生成电路和地址产生电路，且所述命令生成电路和所述地址产生电路连接，其中：

所述命令生成电路，用于接收第一时钟信号和第一使能信号，根据所述第一时钟信号和所述第一使能信号生成读写时钟信号；以及接收所述地址产生电路发送的列地址结束信号，并根据所述列地址结束信号生成预充电信号，所述预充电信号用于指示对所述存储单元进行预充电；

所述地址产生电路，用于接收所述读写时钟信号和所述预充电信号，根据所述读写时钟信号进行列地址计数且在每完成一行所述存储单元的写操作或读操作时，生成所述列地址结束信号；以及根据所述预充电信号进行行地址计数且在行地址计数值满足预设值时，确定读写控制信号的电平状态，并将所述读写控制信号发送给所述命令生成电路；

其中，所述读写时钟信号用于在所述读写控制信号处于预设电平状态时，指示所述存储单元进行读操作或者写操作，以及每当行地址计数值满足所述预设值时，所述读写控制信号的电平状态发生翻转；所述预设电平状态包括第一电平状态或者第二电平状态。

2.根据权利要求1所述的存储器，其特征在于，所述预设值等于所述存储阵列中所有行地址数量的一半。

3.根据权利要求1所述的存储器，其特征在于，所述控制电路还包括时钟生成电路，其中：

所述时钟生成电路，用于接收结束信号和所述第一使能信号，在所述第一使能信号处于第一电平状态且所述结束信号处于第二电平状态时，生成所述第一时钟信号；以及在所述结束信号处于第一电平状态时，屏蔽所述第一时钟信号。

4.根据权利要求3所述的存储器，其特征在于，所述地址产生电路，还用于在所述存储阵列中的所有列地址和所有行地址均全部计数完成时，生成所述结束信号，并将所述结束信号发送给所述时钟生成电路。

5.根据权利要求1所述的存储器，其特征在于，所述命令生成电路包括第一逻辑模块、第一移位模块和脉冲产生模块，其中：

所述第一逻辑模块，用于接收所述第一使能信号，对所述第一使能信号进行延迟及逻辑运算，生成第一激活信号，所述第一激活信号用于激活所述存储阵列中的一行所述存储单元；

所述第一移位模块，用于接收所述第一激活信号和所述第一时钟信号，根据所述第一时钟信号对所述第一激活信号进行采样及移位处理，生成移位激活信号；

所述脉冲产生模块，用于接收所述移位激活信号，根据所述移位激活信号进行预设数量的脉冲产生处理，生成所述读写时钟信号。

6.根据权利要求5所述的存储器，其特征在于，所述第一激活信号包括一个脉冲，所述读写时钟信号包括多个脉冲，其中：

所述第一激活信号的脉冲上升沿与所述读写时钟信号的第一个脉冲上升沿之间的时间间隔等于第一时序值；

在所述读写时钟信号中，每相邻两个脉冲上升沿之间的时间间隔等于第二时序值。

7.根据权利要求6所述的存储器，其特征在于，所述脉冲产生模块包括第一或门和第二移位模块，其中：

所述第一或门，用于接收所述移位激活信号和所述读写时钟信号，对所述移位激活信号和所述读写时钟信号进行或逻辑运算，生成中间信号；

所述第二移位模块，用于接收所述中间信号和所述第一时钟信号，根据所述第一时钟信号对所述中间信号进行采样及移位处理，生成所述读写时钟信号。

8.根据权利要求7所述的存储器，其特征在于，所述第一移位模块包括A个移位寄存器，所述第二移位模块包括B个移位寄存器，其中：

所述A和所述B的和值等于所述第一时序值；

所述B等于所述第二时序值。

9.根据权利要求8所述的存储器，其特征在于，所述第一时序值等于技术标准中规定的行地址选通（RAS）命令到列地址选通（CAS）命令之间的延迟时间；

所述第二时序值等于技术标准中规定的CAS命令到CAS命令之间的延迟时间。

10.根据权利要求9所述的存储器，其特征在于，在所述第一时序值等于5个时钟周期，所述第二时序值等于2个时钟周期时，所述第一移位模块包括第一移位寄存器、第二移位寄存器和第三移位寄存器，其中：

所述第一移位寄存器的时钟端、所述第二移位寄存器的时钟端和所述第三移位寄存器的时钟端均与所述第一时钟信号连接；

所述第一移位寄存器的输入端作为所述第一移位模块的输入端与所述第一激活信号连接，所述第一移位寄存器的输出端与所述第二移位寄存器的输入端连接，所述第二移位寄存器的输出端与所述第三移位寄存器的输入端连接，所述第三移位寄存器的输出端作为所述第一移位模块的输出端与所述第一或门的第一输入端连接；

所述第二移位模块包括第四移位寄存器和第五移位寄存器，其中：

所述第四移位寄存器的时钟端和所述第五移位寄存器的时钟端均与所述第一时钟信号连接；

所述第四移位寄存器的输入端作为所述第二移位模块的输入端与所述第一或门的输出端连接，所述第四移位寄存器的输出端与所述第五移位寄存器的输入端连接，所述第五移位寄存器的输出端作为所述第二移位模块的输出端与所述第一或门的第二输入端连接。

11.根据权利要求5所述的存储器，其特征在于，所述命令生成电路还包括第二逻辑模块，其中：

所述第二逻辑模块，用于接收所述读写时钟信号和所述读写控制信号，对所述读写时钟信号和所述读写控制信号进行第一逻辑处理，生成读信号；以及对所述读写时钟信号和所述读写控制信号进行第二逻辑处理，生成写信号；

其中，所述读信号用于指示对所述存储阵列中的存储单元进行读操作，所述写信号用于指示对所述存储阵列中的存储单元进行写操作。

12.根据权利要求11所述的存储器，其特征在于，在所述读写控制信号的电平状态为第二电平状态时，确定所述写信号处于有效状态，以对所述存储阵列中的存储单元进行写操作；

在所述读写控制信号的电平状态为第一电平状态时，确定所述读信号处于有效状态，以对所述存储阵列中的存储单元进行读操作。

13.根据权利要求12所述的存储器，其特征在于，所述第二逻辑模块包括第一与门、第一非门和第二与门，其中：

所述第一与门，用于对所述读写时钟信号和所述读写控制信号进行与逻辑运算，得到所述读信号；

所述第一非门，用于对所述读写控制信号进行非逻辑运算，得到反相读写控制信号；

所述第二与门，用于对所述读写时钟信号和所述反相读写控制信号进行与逻辑运算，得到所述写信号。

14.根据权利要求1所述的存储器，其特征在于，所述地址产生电路包括计数模块，其中：

所述计数模块，用于接收所述预充电信号，对所述预充电信号的脉冲进行计数，生成计数信号；以及在所述计数信号表征的行地址计数值满足所述预设值时，确定所述读写控制信号的电平状态。

15.根据权利要求14所述的存储器，其特征在于，所述计数模块包括同步二进制计数器，其中：

所述同步二进制计数器包括M个依次级联的计数子模块，且每个所述计数子模块均包括触发器，每个所述触发器的时钟端均与所述预充电信号连接；其中，M为正整数。

16.根据权利要求15所述的存储器，其特征在于，所述计数信号包括M个比特位信号，且M个所述比特位信号与M个所述计数子模块之间具有关联关系；其中，在M大于2时，M个所述计数子模块分别为：

第一个所述计数子模块包括第一触发器，所述第一触发器的输入端与所述第一触发器的第二输出端连接，所述第一触发器的时钟端用于接收所述预充电信号，且所述第一触发器的第一输出端用于输出所述计数信号中的第0比特位信号；

第二个所述计数子模块包括第二异或门和第二触发器，所述第二异或门的第一输入端与所述第一触发器的第一输出端连接，所述第二异或门的第二输入端与所述第二触发器的第一输出端连接，所述第二异或门的输出端与所述第二触发器的输入端连接，所述第二触发器的时钟端用于接收所述预充电信号，且所述第二触发器的第一输出端用于输出所述计数信号中的第1比特位信号；

第i个所述计数子模块包括第i与门、第i异或门和第i触发器，所述第i与门的第一输入端与第i-1触发器的第一输出端连接，所述第i与门的第二输入端与第i-1异或门的第一输入端连接，所述第i与门的输出端与所述第i异或门的第一输入端连接，所述第i异或门的第二输入端与所述第i触发器的第一输出端连接，所述第i异或门的输出端与所述第i触发器的输入端连接，所述第i触发器的时钟端用于接收所述预充电信号，且所述第i触发器的第一输出端用于输出所述计数信号中的第i-1比特位信号；

其中，每一个所述触发器的第一输出端与第二输出端之间为反相关系，而且每一个所述触发器的第一输出端用于反映被所述预充电信号进行采样后的所述触发器的输入端的值；且i为大于或等于3且小于或等于M的整数。

17.根据权利要求16所述的存储器，其特征在于，第M-2比特位信号作为所述读写控制信号，且所述预设值等于2的（M-2）次幂。

18.根据权利要求16所述的存储器，其特征在于，所述地址产生电路还包括第三逻辑模块，其中：

所述第三逻辑模块包括第M+1与门、第M+1触发器和第M+2与门，所述第M+1与门的第一输入端与第M触发器的第一输出端连接，所述第M+1与门的第二输入端与第M异或门的第一输入端连接，所述第M+1与门的输出端与所述第M+1触发器的输入端连接，所述第M+1触发器的时钟端用于接收所述列地址结束信号，所述第M+2与门的第一输入端用于接收所述预充电信号，所述第M+2与门的第二输入端与所述第M+1触发器的第一输出端连接，所述第M+2与门的输出端用于输出结束信号；

其中，在所述结束信号处于第一电平状态时，指示所述存储阵列中的所有存储单元均全部读写完成。

19.根据权利要求1至18中任一项所述的存储器，其特征在于，所述控制电路用于对所述存储阵列中的存储单元进行存储器内建自测试MBIST。

20.一种测试方法，其特征在于，所述测试方法包括：

对存储阵列中的第一存储部分写入第一数据；

对所述存储阵列中的第一存储部分进行数据读取，得到第二数据；

在所述第一存储部分的数据读取结束后，对所述存储阵列中的第二存储部分写入第三数据；

对所述存储阵列中的第二存储部分进行数据读取，得到第四数据；

根据所述第一数据和所述第二数据，确定所述第一存储部分是否发生故障；以及根据所述第三数据和所述第四数据，确定所述第二存储部分是否发生故障；

其中，所述第一存储部分中的行地址数量与所述第二存储部分中的行地址数量相同，且均等于所述存储阵列中所有行地址数量的一半。

21.根据权利要求20所述的方法，其特征在于，所述根据所述第一数据和所述第二数据，确定所述第一存储部分是否发生故障，包括：

若所述第一数据和所述第二数据一致，则确定所述存储阵列中的第一存储部分未发生故障；

若所述第一数据和所述第二数据不一致，则确定所述存储阵列中的第一存储部分发生故障；

所述根据所述第三数据和所述第四数据，确定所述第二存储部分是否发生故障，包括：

若所述第三数据和所述第四数据一致，则确定所述存储阵列中的第二存储部分未发生故障；

若所述第三数据和所述第四数据不一致，则确定所述存储阵列中的第二存储部分发生故障。

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