JP2001035189A - メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 - Google Patents
メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5606—Error catch memory
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリのマストリペアを高速で検索すると共
に、マストリペアが検出された時点でマストリペアを救
済するシミュレーション処理を高速に行うことができる
メモリの不良解析方法を提案する。 【解決手段】 行アドレス方向と列アドレス方向の双方
に関して各行アドレス又は列アドレス毎に不良セル数を
集計して記憶した行アドレス不良セル記憶メモリと列ア
ドレス不良セル記憶メモリを設け、これら何れか一方を
読み出して各アドレス毎に不良セル数とスペアライン数
とを比較し、各アドレスに存在する不良セル数がスペア
ラインの本数を越えている状態をマストリペアと判定
し、そのマストリペア検出時点で不良救済のシミュレー
ションを実行する。
に、マストリペアが検出された時点でマストリペアを救
済するシミュレーション処理を高速に行うことができる
メモリの不良解析方法を提案する。 【解決手段】 行アドレス方向と列アドレス方向の双方
に関して各行アドレス又は列アドレス毎に不良セル数を
集計して記憶した行アドレス不良セル記憶メモリと列ア
ドレス不良セル記憶メモリを設け、これら何れか一方を
読み出して各アドレス毎に不良セル数とスペアライン数
とを比較し、各アドレスに存在する不良セル数がスペア
ラインの本数を越えている状態をマストリペアと判定
し、そのマストリペア検出時点で不良救済のシミュレー
ションを実行する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路等
で構成されるメモリを試験し、メモリの不良を救済用の
スペアラインによって救済する方法を解析するメモリの
不良救済解析器の改良に関し、特にマストリペアアドレ
スの探索とマストリペアの救済によるデータの更新を短
時間に済ませることができる不良救済解析方法と、この
不良救済解析方法を用いて動作する不良救済解析器を搭
載したメモリ試験装置を提案するものである。
で構成されるメモリを試験し、メモリの不良を救済用の
スペアラインによって救済する方法を解析するメモリの
不良救済解析器の改良に関し、特にマストリペアアドレ
スの探索とマストリペアの救済によるデータの更新を短
時間に済ませることができる不良救済解析方法と、この
不良救済解析方法を用いて動作する不良救済解析器を搭
載したメモリ試験装置を提案するものである。
【０００２】
【従来の技術】図５にメモリ試験装置の概略の構成を示
す。図中ＴＥＳはメモリ試験装置の全体を示す。メモリ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、不良救済解析器１２
０、論理振幅基準電圧源１２１、比較基準電圧源１２
２、ディバイス電源１２３等により構成される。図５は
被試験メモリ１１９の１端子分の構成を示すが、現実に
は被試験メモリ１１９の端子数分設けられる。
す。図中ＴＥＳはメモリ試験装置の全体を示す。メモリ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２、タイミング発生器１１３、波形フォーマッタ１１
４、論理比較器１１５、ドライバ１１６、アナログ比較
器１１７、不良解析メモリ１１８、不良救済解析器１２
０、論理振幅基準電圧源１２１、比較基準電圧源１２
２、ディバイス電源１２３等により構成される。図５は
被試験メモリ１１９の１端子分の構成を示すが、現実に
は被試験メモリ１１９の端子数分設けられる。
【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣに印加し記憶させる。
テムによって構成され、利用者が作製した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変換し、この試験パターン信号を論理振幅基準電圧源１
２１で設定した振幅値を持った波形に電圧増幅するドラ
イバ１１６を通じて被試験ＩＣに印加し記憶させる。
【０００４】被試験メモリ１１９から読み出した応答信
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルをもっていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で不良救済解析器１２０に
より不良セルの救済方法を解析する。
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルをもっていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生毎に不良解析メモリ１１８に不良アド
レスを記憶し、試験終了時点で不良救済解析器１２０に
より不良セルの救済方法を解析する。
【０００５】図６に被試験メモリ１１９の内部構造を示
す。半導体集積回路で構成するメモリは同一半導体チッ
プ１内に複数の記憶領域（メモリセルアレイ）２が形成
され、これらの各記憶領域２を選択的にアクセスして所
望の記憶容量のメモリ素子が構成される。各記憶領域に
は図７に拡大して示すように行アドレスＲＯＷ方向及び
列アドレスＣＯＬ方向に所望の本数のスペアラインＳＣ
及びＳＲが設けられる。スペアラインＳＲ及びＳＣは不
良救済用として設けられ、記憶領域２内の不良セルを、
このスペアラインに置き替えることによって不良が発生
した被試験メモリを良品化するものである。行アドレス
方向ＲＯＷと列アドレス方向ＣＯＬに形成されたスペア
ラインＳＲ、ＳＣの本数によって、ラインに直交するス
ペアラインで救済できる不良セル数には制限が付され
る。このために、試験終了後に記憶領域２毎に不良セル
数及びその不良セルが存在する行アドレス及び列アドレ
スを探索してラインに直交するスペアラインでの救済が
可能か否かを判定する。
す。半導体集積回路で構成するメモリは同一半導体チッ
プ１内に複数の記憶領域（メモリセルアレイ）２が形成
され、これらの各記憶領域２を選択的にアクセスして所
望の記憶容量のメモリ素子が構成される。各記憶領域に
は図７に拡大して示すように行アドレスＲＯＷ方向及び
列アドレスＣＯＬ方向に所望の本数のスペアラインＳＣ
及びＳＲが設けられる。スペアラインＳＲ及びＳＣは不
良救済用として設けられ、記憶領域２内の不良セルを、
このスペアラインに置き替えることによって不良が発生
した被試験メモリを良品化するものである。行アドレス
方向ＲＯＷと列アドレス方向ＣＯＬに形成されたスペア
ラインＳＲ、ＳＣの本数によって、ラインに直交するス
ペアラインで救済できる不良セル数には制限が付され
る。このために、試験終了後に記憶領域２毎に不良セル
数及びその不良セルが存在する行アドレス及び列アドレ
スを探索してラインに直交するスペアラインでの救済が
可能か否かを判定する。
【０００６】上記判定を行うために不良救済解析器１２
０には図８に示すようなカウンタ兼メモリＴＦＣ、ＲＦ
Ｃ，ＣＦＣが設けられる。ＴＦＣは各記憶領域２内の不
良セルの総数を計数して記憶する不良セル総数メモリ、
ＲＦＣは行アドレス上に存在する不良セルの数を記憶し
た行アドレス不良セル数記憶メモリ、ＣＦＣは列アドレ
ス上に存在する不良セルの数を記憶した列アドレス不良
セル数記憶メモリを示す。
０には図８に示すようなカウンタ兼メモリＴＦＣ、ＲＦ
Ｃ，ＣＦＣが設けられる。ＴＦＣは各記憶領域２内の不
良セルの総数を計数して記憶する不良セル総数メモリ、
ＲＦＣは行アドレス上に存在する不良セルの数を記憶し
た行アドレス不良セル数記憶メモリ、ＣＦＣは列アドレ
ス上に存在する不良セルの数を記憶した列アドレス不良
セル数記憶メモリを示す。
【０００７】不良セルの発生状況として図９に示すよう
に一本のアドレスラインＲＬＮ又はＣＬＮ上に多数、つ
まり、不良セルの配列方向と直交する方向に存在するス
ペアラインの本数より多い数の不良セルが存在する状態
を一般にマストリペアと呼んでいる。不良救済解析の手
順としては、先ず、このマストリペアを検出し、次にこ
の救済に使用したスペアラインと救済した不良セルを除
去して、残った不良セルが残りのスペアラインによって
救済できるか否かを判定する。
に一本のアドレスラインＲＬＮ又はＣＬＮ上に多数、つ
まり、不良セルの配列方向と直交する方向に存在するス
ペアラインの本数より多い数の不良セルが存在する状態
を一般にマストリペアと呼んでいる。不良救済解析の手
順としては、先ず、このマストリペアを検出し、次にこ
の救済に使用したスペアラインと救済した不良セルを除
去して、残った不良セルが残りのスペアラインによって
救済できるか否かを判定する。
【０００８】マストリペアの探索は行アドレスＲＯＷ方
向と列アドレスＣＯＬ方向の双方に関して行われる。つ
まり、行アドレス不良セル数記憶メモリＲＦＣをアドレ
ス順に読み出すと、記憶領域２の各行アドレス上に存在
する不良セルの数を読み出すことができる。各行アドレ
スに記憶してある不良セルの数Ｘ1 とスペアラインＳＣ
の本数Ｙ1 とを比較し、Ｘ1 ＞Ｙ1 であればマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主制御器１１１が読み込んで記憶する。
向と列アドレスＣＯＬ方向の双方に関して行われる。つ
まり、行アドレス不良セル数記憶メモリＲＦＣをアドレ
ス順に読み出すと、記憶領域２の各行アドレス上に存在
する不良セルの数を読み出すことができる。各行アドレ
スに記憶してある不良セルの数Ｘ1 とスペアラインＳＣ
の本数Ｙ1 とを比較し、Ｘ1 ＞Ｙ1 であればマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主制御器１１１が読み込んで記憶する。
【０００９】つぎに列アドレス不良セル数記憶メモリＣ
ＦＣを列アドレスＣＯＬ方向読み出し、各列アドレスＣ
ＯＬに記憶している不良セル数Ｘ2 とスペアラインＳＲ
の本数Ｙ2 とを比較し、Ｘ2 ＞Ｙ2 の場合にマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主記憶器１１１に取り込まれる。マストリペアアドレ
スの探索が終了すると、主制御器１１１はマストリペア
アドレスを不良救済解析器１２０に設定し、解析データ
の更新動作を行う。つまり、行アドレスラインＲＬＮ上
にマストリペアが存在した場合は、スペアラインＳＲを
使用したものとしてスペアラインＳＲの本数を−１と
し、更にそのアドレス上の不良セル数を行アドレス不良
セル数記憶メモリＲＦＣと、列アドレス不良セル数記憶
メモリＣＦＣと、不良セル総数メモリＴＦＣのそれぞれ
から減算する動作を行う。
ＦＣを列アドレスＣＯＬ方向読み出し、各列アドレスＣ
ＯＬに記憶している不良セル数Ｘ2 とスペアラインＳＲ
の本数Ｙ2 とを比較し、Ｘ2 ＞Ｙ2 の場合にマストリペ
アと判定し、そのアドレスをマストリペアアドレスとし
て主記憶器１１１に取り込まれる。マストリペアアドレ
スの探索が終了すると、主制御器１１１はマストリペア
アドレスを不良救済解析器１２０に設定し、解析データ
の更新動作を行う。つまり、行アドレスラインＲＬＮ上
にマストリペアが存在した場合は、スペアラインＳＲを
使用したものとしてスペアラインＳＲの本数を−１と
し、更にそのアドレス上の不良セル数を行アドレス不良
セル数記憶メモリＲＦＣと、列アドレス不良セル数記憶
メモリＣＦＣと、不良セル総数メモリＴＦＣのそれぞれ
から減算する動作を行う。
【００１０】マストリペアアドレスが行アドレスライン
ＲＬＮ上の１個所であっても、ここではスペアラインＳ
Ｒの本数が−１されたことにより、スペアラインＳＲの
本数が変更されたから、列アドレスＣＯＬ方向に関して
マストリペアの探索動作を実行する。その探索条件は各
列アドレスＣＮＬ上の不良セルの数Ｘ2 とスペアライン
ＳＲの本数Ｙ2 −１とを比較する。Ｘ2 ＞Ｙ2 −１が検
出された場合は、そのアドレスがマストリペアアドレス
として主制御器１１１が取り込む。
ＲＬＮ上の１個所であっても、ここではスペアラインＳ
Ｒの本数が−１されたことにより、スペアラインＳＲの
本数が変更されたから、列アドレスＣＯＬ方向に関して
マストリペアの探索動作を実行する。その探索条件は各
列アドレスＣＮＬ上の不良セルの数Ｘ2 とスペアライン
ＳＲの本数Ｙ2 −１とを比較する。Ｘ2 ＞Ｙ2 −１が検
出された場合は、そのアドレスがマストリペアアドレス
として主制御器１１１が取り込む。
【００１１】列方向のマストリペア探索動作が終了した
時点で、主制御器１１１は再度列アドレス線ＣＬＮ上で
検出したマストリペアアドレスを不良救済解析器１２０
に設定し、今度はスペアラインＳＣを使ったものとして
解析データの更新動作を行う。この処理によりスペアラ
インＳＣの本数が−１されるから、今度は行方向にマス
トリペアの探索を行う。このように、マストリペアの探
索と解析データの更新処理とをマストリペアが検出され
ない状態になるまで繰り返す。
時点で、主制御器１１１は再度列アドレス線ＣＬＮ上で
検出したマストリペアアドレスを不良救済解析器１２０
に設定し、今度はスペアラインＳＣを使ったものとして
解析データの更新動作を行う。この処理によりスペアラ
インＳＣの本数が−１されるから、今度は行方向にマス
トリペアの探索を行う。このように、マストリペアの探
索と解析データの更新処理とをマストリペアが検出され
ない状態になるまで繰り返す。
【００１２】
【発明が解決しようとする課題】上述したように、従来
は主制御器１１１の制御下において不良救済解析器１２
０が動作するものであるから、主制御器１１１はマスト
リペア探索動作を行方向及び列方向の最終アドレスまで
続けて実行し、マストリペアを検出するとそのアドレス
を記憶し、マストリペア探索動作が行方向及び列方向に
関して終了する毎に解析データの更新動作を実行するた
め主制御器１１１はマストリペアアドレスを取り込む動
作と、不良救済解析器１２０にマストリペアアドレスと
スペアラインＳＲ、ＳＣの本数を設定する動作を何度も
繰り返すことになる。この設定動作に時間が掛かるた
め、その設定回数が多くなればなる程マストリペアの探
索時間が長くなる欠点がある。
は主制御器１１１の制御下において不良救済解析器１２
０が動作するものであるから、主制御器１１１はマスト
リペア探索動作を行方向及び列方向の最終アドレスまで
続けて実行し、マストリペアを検出するとそのアドレス
を記憶し、マストリペア探索動作が行方向及び列方向に
関して終了する毎に解析データの更新動作を実行するた
め主制御器１１１はマストリペアアドレスを取り込む動
作と、不良救済解析器１２０にマストリペアアドレスと
スペアラインＳＲ、ＳＣの本数を設定する動作を何度も
繰り返すことになる。この設定動作に時間が掛かるた
め、その設定回数が多くなればなる程マストリペアの探
索時間が長くなる欠点がある。
【００１３】また各記憶領域２に不良セルが存在しない
場合も行アドレスＲＯＷ方向及び列アドレスＣＯＬ方向
の両方とも一廻だけはマストリペアの探索動作を実行し
なければならなかった。この点でも不良救済解析に時間
がかかる要因になっている。この発明の目的は多数の記
憶領域が存在するメモリでも短時間に不良救済解析を済
ませることができる不良救済解析方法と、この不良救済
解析方法で動作するメモリ試験装置を提案しようとする
ものである。
場合も行アドレスＲＯＷ方向及び列アドレスＣＯＬ方向
の両方とも一廻だけはマストリペアの探索動作を実行し
なければならなかった。この点でも不良救済解析に時間
がかかる要因になっている。この発明の目的は多数の記
憶領域が存在するメモリでも短時間に不良救済解析を済
ませることができる不良救済解析方法と、この不良救済
解析方法で動作するメモリ試験装置を提案しようとする
ものである。
【００１４】
【課題を解決するための手段】この発明の請求項１では
記憶領域の行アドレス及び列アドレス上に存在する不良
セルの数がラインに直交する不良救済用のスペアライン
の本数より多いことを検出してマストリペアと判定し、
このマストリペアと判定されたアドレスラインがスペア
ラインに代替され救済された状態に必要なデータを更新
するメモリの不良救済解析方法において、行アドレス又
は列アドレス上にマストリペアを検出する毎に、そのマ
ストリペアを検出したアドレスにおいてデータの更新処
理を実行し、この処理の実行後、再びマストリペアの探
索を続行することを特徴とするメモリの不良救済解析方
法を提案するものである。
記憶領域の行アドレス及び列アドレス上に存在する不良
セルの数がラインに直交する不良救済用のスペアライン
の本数より多いことを検出してマストリペアと判定し、
このマストリペアと判定されたアドレスラインがスペア
ラインに代替され救済された状態に必要なデータを更新
するメモリの不良救済解析方法において、行アドレス又
は列アドレス上にマストリペアを検出する毎に、そのマ
ストリペアを検出したアドレスにおいてデータの更新処
理を実行し、この処理の実行後、再びマストリペアの探
索を続行することを特徴とするメモリの不良救済解析方
法を提案するものである。
【００１５】この発明の請求項２では、Ａ，複数の記憶
領域と、各記憶領域毎に救済用のスペアラインを具備し
たメモリを試験し、各記憶領域毎に不良セルの総数を、
また各行アドレス及び列アドレス毎に不良セル数を計数
し、各記憶領域毎に救済方法を解析する不良救済解析器
を搭載したメモリ試験装置において、 Ｂ，各領域毎に不良セルの有無を探索し、不良救済解析
を行うべき記憶領域であるか否かを判定する被解析領域
検出手段と、 Ｃ，各記憶領域毎に用意したスペアラインの本数を行方
向及び列方向のそれぞれに関して記憶したスペアライン
数記憶メモリと、 Ｄ，このスペアライン数記憶メモリに記憶したスペアラ
インの本数と各記憶領域の行アドレス及び列アドレス上
の不良セル数とを比較し、不良セルの数がラインに直交
するスペアラインの本数より大きい状態を検出してマス
トリペアであると判定するマストリペア探索手段と、 Ｅ，このマストリペア探索手段がマストリペアを検出す
る毎に、検出したマストリペアのアドレスラインをスペ
アラインに代替され救済された状態に必要なデータを更
新するデータ更新手段と、 Ｆ，このデータ更新手段の処理の終了を検出してマスト
リペア探索手段を再起動させる再起動手段と、 Ｇ，データ更新手段が動作したことを検出し、この擬似
処理により残存する本数が更新されたスペアラインの本
数をマストリペアの判定条件としてマストリペア探索を
再実行させるマストリペア探索再実行手段と、 Ｈ，マストリペア探索中にマストリペアが検出されない
ことを検出して解析中の記憶領域のマストリペア探索を
終了させる終了手段と、によって構成した不良救済解析
器を搭載したことを特徴とするメモリ試験装置を提案す
るものである。
領域と、各記憶領域毎に救済用のスペアラインを具備し
たメモリを試験し、各記憶領域毎に不良セルの総数を、
また各行アドレス及び列アドレス毎に不良セル数を計数
し、各記憶領域毎に救済方法を解析する不良救済解析器
を搭載したメモリ試験装置において、 Ｂ，各領域毎に不良セルの有無を探索し、不良救済解析
を行うべき記憶領域であるか否かを判定する被解析領域
検出手段と、 Ｃ，各記憶領域毎に用意したスペアラインの本数を行方
向及び列方向のそれぞれに関して記憶したスペアライン
数記憶メモリと、 Ｄ，このスペアライン数記憶メモリに記憶したスペアラ
インの本数と各記憶領域の行アドレス及び列アドレス上
の不良セル数とを比較し、不良セルの数がラインに直交
するスペアラインの本数より大きい状態を検出してマス
トリペアであると判定するマストリペア探索手段と、 Ｅ，このマストリペア探索手段がマストリペアを検出す
る毎に、検出したマストリペアのアドレスラインをスペ
アラインに代替され救済された状態に必要なデータを更
新するデータ更新手段と、 Ｆ，このデータ更新手段の処理の終了を検出してマスト
リペア探索手段を再起動させる再起動手段と、 Ｇ，データ更新手段が動作したことを検出し、この擬似
処理により残存する本数が更新されたスペアラインの本
数をマストリペアの判定条件としてマストリペア探索を
再実行させるマストリペア探索再実行手段と、 Ｈ，マストリペア探索中にマストリペアが検出されない
ことを検出して解析中の記憶領域のマストリペア探索を
終了させる終了手段と、によって構成した不良救済解析
器を搭載したことを特徴とするメモリ試験装置を提案す
るものである。
【００１６】この発明の請求項３では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、被解
析領域検出手段は複数の記憶領域に付したアドレスを発
生する領域アドレス発生器と、この領域アドレス発生器
が出力する領域アドレスによってアクセスされて、各記
憶領域毎に不良セルの総数を記憶した不良セル総数メモ
リと、この不良セル総数メモリから読み出される不良セ
ル数が「０」であることを検出するぜロ検出手段と、こ
のゼロ検出手段が「０」を検出する毎に領域アドレス発
生器が出力するアドレスを歩進させる歩進手段と、不良
ゼロ総数メモリから読み出される不良セル数が「０」以
外の数値の場合はマストリペア探索手段を起動させる手
段によって構成した不良救済解析器を搭載したことを特
徴とするメモリ試験装置を提案するものである。
良救済解析器を搭載したメモリ試験装置において、被解
析領域検出手段は複数の記憶領域に付したアドレスを発
生する領域アドレス発生器と、この領域アドレス発生器
が出力する領域アドレスによってアクセスされて、各記
憶領域毎に不良セルの総数を記憶した不良セル総数メモ
リと、この不良セル総数メモリから読み出される不良セ
ル数が「０」であることを検出するぜロ検出手段と、こ
のゼロ検出手段が「０」を検出する毎に領域アドレス発
生器が出力するアドレスを歩進させる歩進手段と、不良
ゼロ総数メモリから読み出される不良セル数が「０」以
外の数値の場合はマストリペア探索手段を起動させる手
段によって構成した不良救済解析器を搭載したことを特
徴とするメモリ試験装置を提案するものである。
【００１７】この発明の請求項４では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、上記
スペアライン数記憶メモリは行方向に形成したスペアラ
イン数を記憶するメモリと、列方向に形成したスペアラ
イン数を記憶するメモリとによって構成され、これらメ
モリは上記領域アドレス発生器が出力する領域アドレス
信号によってアクセスされて各記憶領域に用意されたス
ペアライン数を読み出す構成とした不良救済解析器を搭
載したことを特徴とするメモリ試験装置を提案するもの
である。
良救済解析器を搭載したメモリ試験装置において、上記
スペアライン数記憶メモリは行方向に形成したスペアラ
イン数を記憶するメモリと、列方向に形成したスペアラ
イン数を記憶するメモリとによって構成され、これらメ
モリは上記領域アドレス発生器が出力する領域アドレス
信号によってアクセスされて各記憶領域に用意されたス
ペアライン数を読み出す構成とした不良救済解析器を搭
載したことを特徴とするメモリ試験装置を提案するもの
である。
【００１８】この発明の請求項５では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、マス
トリペア探索手段は各記憶領域毎に行アドレス上の不良
セル数を記憶した行アドレス不良セル数記憶メモリと、
列アドレス上の不良セル数を記憶した列アドレス不良セ
ル数記憶メモリと、行アドレス不良セル数記憶メモリを
アクセスする行アドレス発生器と、列アドレス不良セル
数記憶メモリをアクセスする列アドレス発生器と、行ア
ドレス不良セル数記憶メモリから読み出した各行アドレ
スに存在した不良セル数と、この不良セルの配列方向と
直交する向に形成したスペアラインの本数とを比較する
行アドレスライン上のマストリペアを検出する第１比較
器と、列アドレス不良セル数記憶メモリから読み出した
各列アドレスに存在する不良セルの数と、この不良セル
の配列方向と直交する向に形成されたスペアラインの本
数とを比較し、列アドレスライン上のマストリペアを検
出する第２比較器とによって構成した不良救済解析器を
搭載したことを特徴とするメモリ試験装置を提案するも
のである。
良救済解析器を搭載したメモリ試験装置において、マス
トリペア探索手段は各記憶領域毎に行アドレス上の不良
セル数を記憶した行アドレス不良セル数記憶メモリと、
列アドレス上の不良セル数を記憶した列アドレス不良セ
ル数記憶メモリと、行アドレス不良セル数記憶メモリを
アクセスする行アドレス発生器と、列アドレス不良セル
数記憶メモリをアクセスする列アドレス発生器と、行ア
ドレス不良セル数記憶メモリから読み出した各行アドレ
スに存在した不良セル数と、この不良セルの配列方向と
直交する向に形成したスペアラインの本数とを比較する
行アドレスライン上のマストリペアを検出する第１比較
器と、列アドレス不良セル数記憶メモリから読み出した
各列アドレスに存在する不良セルの数と、この不良セル
の配列方向と直交する向に形成されたスペアラインの本
数とを比較し、列アドレスライン上のマストリペアを検
出する第２比較器とによって構成した不良救済解析器を
搭載したことを特徴とするメモリ試験装置を提案するも
のである。
【００１９】この発明の請求項６では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、デー
タ更新手段はマストリペア探索手段が行アドレスライン
上のマストリペア及び列アドレスライン上のマストリペ
アの何れかを検出した検出信号によってマストリペア探
索中に歩進動作中であった行アドレス発生器又は列アド
レス発生器の歩進動作を停止させる制御と、停止中であ
った列アドレス発生器又は行アドレス発生器を初期アド
レスから最終アドレスまで歩進させる制御とを行うコン
トローラと、検出したマストリペアを救済するために使
用したと仮定してスペアラインの本数を更新させ、その
更新されたスペアラインの本数をスペアライン数メモリ
に再書き込みする第１減算器と、歩進動作を開始した行
アドレス発生器又は列アドレス発生器の歩進動作により
読み出される行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリから不良セルの存在が読み
出される毎に不良セル総数メモリから出力されている当
該記憶領域の不良セル総数を−１してその減算結果を不
良セル総数メモリに再書き込みする第２減算器と、行ア
ドレス不良セル数記憶メモリ又は列アドレス不良セル数
記憶メモリから不良セルの存在が読み出される毎に、行
アドレス不良セル数記憶メモリと列アドレス不良セル数
記憶メモリの当該アドレス上のセル数を−１して再書き
込みを行う第３、第４減算器とによって構成した不良救
済解析器を搭載したことを特徴とするメモリ試験装置を
提案するものである。
良救済解析器を搭載したメモリ試験装置において、デー
タ更新手段はマストリペア探索手段が行アドレスライン
上のマストリペア及び列アドレスライン上のマストリペ
アの何れかを検出した検出信号によってマストリペア探
索中に歩進動作中であった行アドレス発生器又は列アド
レス発生器の歩進動作を停止させる制御と、停止中であ
った列アドレス発生器又は行アドレス発生器を初期アド
レスから最終アドレスまで歩進させる制御とを行うコン
トローラと、検出したマストリペアを救済するために使
用したと仮定してスペアラインの本数を更新させ、その
更新されたスペアラインの本数をスペアライン数メモリ
に再書き込みする第１減算器と、歩進動作を開始した行
アドレス発生器又は列アドレス発生器の歩進動作により
読み出される行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリから不良セルの存在が読み
出される毎に不良セル総数メモリから出力されている当
該記憶領域の不良セル総数を−１してその減算結果を不
良セル総数メモリに再書き込みする第２減算器と、行ア
ドレス不良セル数記憶メモリ又は列アドレス不良セル数
記憶メモリから不良セルの存在が読み出される毎に、行
アドレス不良セル数記憶メモリと列アドレス不良セル数
記憶メモリの当該アドレス上のセル数を−１して再書き
込みを行う第３、第４減算器とによって構成した不良救
済解析器を搭載したことを特徴とするメモリ試験装置を
提案するものである。
【００２０】この発明の請求項７では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、再起
動手段は行アドレス発生器と列アドレス発生器が出力す
る行アドレス信号及び列アドレス信号が最終アドレスに
達したことを検出する一対のキャリセレクタと、このキ
ャリセレクタが出力する桁上げ信号が入力されて停止中
の行アドレス発生器又は列アドレス発生器の歩進動作を
再開させる制御を行うコントローラとによって構成した
不良救済解析器を搭載したことを特徴とするメモリ試験
装置を提案するものである。
良救済解析器を搭載したメモリ試験装置において、再起
動手段は行アドレス発生器と列アドレス発生器が出力す
る行アドレス信号及び列アドレス信号が最終アドレスに
達したことを検出する一対のキャリセレクタと、このキ
ャリセレクタが出力する桁上げ信号が入力されて停止中
の行アドレス発生器又は列アドレス発生器の歩進動作を
再開させる制御を行うコントローラとによって構成した
不良救済解析器を搭載したことを特徴とするメモリ試験
装置を提案するものである。
【００２１】この発明の請求項８では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、マス
トリペア再実行手段はマストリペア探索手段が行方向及
び列方向の何れかのマストリペアの存在を検出し、デー
タ更新手段が動作してスペアライン数記憶メモリに記憶
しているスペアラインの本数が更新された条件とマスト
リペア探索動作が終了した条件の一致を検出して更新さ
れたスペアラインの本数をマストリペアの判定条件とし
ている側のマストリペア探索動作を実行させる制御を行
う制御手段によって構成した不良救済解析器を搭載した
ことを特徴とするメモリ試験装置を提案するものであ
る。
良救済解析器を搭載したメモリ試験装置において、マス
トリペア再実行手段はマストリペア探索手段が行方向及
び列方向の何れかのマストリペアの存在を検出し、デー
タ更新手段が動作してスペアライン数記憶メモリに記憶
しているスペアラインの本数が更新された条件とマスト
リペア探索動作が終了した条件の一致を検出して更新さ
れたスペアラインの本数をマストリペアの判定条件とし
ている側のマストリペア探索動作を実行させる制御を行
う制御手段によって構成した不良救済解析器を搭載した
ことを特徴とするメモリ試験装置を提案するものであ
る。
【００２２】この発明の請求項９では請求項２記載の不
良救済解析器を搭載したメモリ試験装置において、終了
手段は領域アドレス発生器の発生アドレスが最終アドレ
スに達したことと、マストリペア探索手段がマストリペ
アを検出することなく行方向又は列方向のマストリペア
探索動作を終了したことの条件がそろったことを検出す
る手段によって構成した不良救済解析器を搭載したこと
を特徴とするメモリ試験装置を提案するものである。
良救済解析器を搭載したメモリ試験装置において、終了
手段は領域アドレス発生器の発生アドレスが最終アドレ
スに達したことと、マストリペア探索手段がマストリペ
アを検出することなく行方向又は列方向のマストリペア
探索動作を終了したことの条件がそろったことを検出す
る手段によって構成した不良救済解析器を搭載したこと
を特徴とするメモリ試験装置を提案するものである。
【００２３】この発明によるメモリの不良救済解析方法
及びこの不良救済解析方法に従って動作する不良救済解
析器を搭載したメモリ試験装置によれば被試験メモリの
各記憶領域の不良セル数を記憶した不良セル総数記憶メ
モリと、行方向及び列方向に設けられたスペアラインの
本数を記憶したスペアライン数記憶メモリと、各記憶領
域の行アドレス及び列アドレス毎に発生した不良セルの
数を記憶した行アドレス不良セル数記憶メモリ及び列ア
ドレス不良セル数メモリと、これら行アドレス不良セル
数記憶メモリと列アドレス不良セル数記憶メモリの各ア
ドレスを読み出してマストリペアを探索するマストリペ
ア探索手段とを装備している構成を特徴とするものであ
り、この特徴とする構成により、マストリペア探索手段
がマストリペアを検出すると、そのアドレス位置で直ち
に解析データの更新動作を実行することができ、これに
より各メモリの記憶を更新する不良救済解析方法を特徴
とするものである。
及びこの不良救済解析方法に従って動作する不良救済解
析器を搭載したメモリ試験装置によれば被試験メモリの
各記憶領域の不良セル数を記憶した不良セル総数記憶メ
モリと、行方向及び列方向に設けられたスペアラインの
本数を記憶したスペアライン数記憶メモリと、各記憶領
域の行アドレス及び列アドレス毎に発生した不良セルの
数を記憶した行アドレス不良セル数記憶メモリ及び列ア
ドレス不良セル数メモリと、これら行アドレス不良セル
数記憶メモリと列アドレス不良セル数記憶メモリの各ア
ドレスを読み出してマストリペアを探索するマストリペ
ア探索手段とを装備している構成を特徴とするものであ
り、この特徴とする構成により、マストリペア探索手段
がマストリペアを検出すると、そのアドレス位置で直ち
に解析データの更新動作を実行することができ、これに
より各メモリの記憶を更新する不良救済解析方法を特徴
とするものである。
【００２４】従って、この発明によれば主制御器１１１
が介在することなく、マストリペア探索動作中にマスト
リペアが検出されると、解析データの更新動作が自動的
に実行される。このためにマストリペアアドレス及びス
ペアラインの本数を不良救済解析器に逐一設定する動作
を伴わないから短時間に不良救済解析が実現される。
が介在することなく、マストリペア探索動作中にマスト
リペアが検出されると、解析データの更新動作が自動的
に実行される。このためにマストリペアアドレス及びス
ペアラインの本数を不良救済解析器に逐一設定する動作
を伴わないから短時間に不良救済解析が実現される。
【００２５】
【発明の実施の形態】図１及び図２にこの発明による不
良救済解析装置の実施例を示す。図１と図２は端子
［Ａ］〜［０］が互に接続されて全体でメモリの不良救
済解析器が構成される。図１は不良セル総数記憶メモリ
ＴＦＣを内蔵して構成した被解析領域検出手段ＢＬＳ
と、スペアライン数記憶メモリＳＰＭと、コントローラ
ＣＯＮの部分の構成を示す。図２は不良解析メモリ１１
８と、マストリペア探索手段ＳＥＲの構成を示す。
良救済解析装置の実施例を示す。図１と図２は端子
［Ａ］〜［０］が互に接続されて全体でメモリの不良救
済解析器が構成される。図１は不良セル総数記憶メモリ
ＴＦＣを内蔵して構成した被解析領域検出手段ＢＬＳ
と、スペアライン数記憶メモリＳＰＭと、コントローラ
ＣＯＮの部分の構成を示す。図２は不良解析メモリ１１
８と、マストリペア探索手段ＳＥＲの構成を示す。
【００２６】被解析領域検出手段ＢＬＳは不良セル総数
記憶メモリＴＦＣと、領域アドレス発生器ＴＡＰと、ゼ
ロ検出器ＺＯとによって構成される。尚、減算器ＤＳ１
は後に説明するデータ更新手段に属する。不良セル総数
記憶メモリＴＦＣには図６で説明した複数の記憶領域２
に発生した不良セルの総数が記憶されている。領域アド
レス発生器ＴＡＰは各記憶領域２を指し示すアドレス信
号を発生する。そのアドレス信号が不良セル総数メモリ
ＴＦＣに入力され、不良セル総数メモリＴＦＣから各記
憶領域２の不良セル総数が読み出される。
記憶メモリＴＦＣと、領域アドレス発生器ＴＡＰと、ゼ
ロ検出器ＺＯとによって構成される。尚、減算器ＤＳ１
は後に説明するデータ更新手段に属する。不良セル総数
記憶メモリＴＦＣには図６で説明した複数の記憶領域２
に発生した不良セルの総数が記憶されている。領域アド
レス発生器ＴＡＰは各記憶領域２を指し示すアドレス信
号を発生する。そのアドレス信号が不良セル総数メモリ
ＴＦＣに入力され、不良セル総数メモリＴＦＣから各記
憶領域２の不良セル総数が読み出される。
【００２７】不良セル総数メモリＴＦＣから読み出され
た不良セル数はゼロ検出器ＺＯに入力され、不良セルの
数が「０」か「０」以外の数かを判定する。読み出され
た不良セルの数が「０」の場合は、そのアドレスに対応
した記憶領域は不良救済解析を行う必要が無いから、領
域アドレス発生器ＴＡＰはそのままアドレスを＋１して
次のアドレスを読み出す。続けて「０」が読み出されて
いる間はこの動作が繰り返される。
た不良セル数はゼロ検出器ＺＯに入力され、不良セルの
数が「０」か「０」以外の数かを判定する。読み出され
た不良セルの数が「０」の場合は、そのアドレスに対応
した記憶領域は不良救済解析を行う必要が無いから、領
域アドレス発生器ＴＡＰはそのままアドレスを＋１して
次のアドレスを読み出す。続けて「０」が読み出されて
いる間はこの動作が繰り返される。
【００２８】不良セル総数記憶メモリＴＡＰから読み出
される不良セル数が「０」以外の場合は、マストリペア
が存在する可能性があるため、領域アドレス発生器ＴＡ
Ｐの歩進動作が一時停止され、その領域アドレスを出力
している状態に保持される。領域アドレスは不良セル総
数記憶メモリＴＦＣ以外の他のメモリにも与えられてお
り、他のメモリから各記憶領域毎に集計した行アドレス
上の不良セル数、列アドレス上の不良セル数及び各記憶
領域２毎に設けたスペアラインの本数が読み出される。
される不良セル数が「０」以外の場合は、マストリペア
が存在する可能性があるため、領域アドレス発生器ＴＡ
Ｐの歩進動作が一時停止され、その領域アドレスを出力
している状態に保持される。領域アドレスは不良セル総
数記憶メモリＴＦＣ以外の他のメモリにも与えられてお
り、他のメモリから各記憶領域毎に集計した行アドレス
上の不良セル数、列アドレス上の不良セル数及び各記憶
領域２毎に設けたスペアラインの本数が読み出される。
【００２９】つまり、スペアライン数記憶メモリＳＰＭ
は２個のメモリＳＲＭとＳＣＭを有し、これら２個のメ
モリＳＲＭと、ＳＣＭの内のメモリＳＲＭには被試験メ
モリ１１９の各記憶領域２に設けた救済用のスペアライ
ンＳＲ（図７参照）の本数を記憶させ、メモリＳＣＭに
はスペアラインＳＣの本数を記憶させる。また図２に示
すマストリペア探索手段ＳＥＲには２個のメモリＲＦＣ
とＣＦＣとが設けられる。メモリＲＦＣは図８に示した
行アドレス不良セル数記憶メモリである。従って、この
行アドレス不良セル記憶メモリＲＦＣには被試験メモリ
１１９の各記憶領域２の行アドレス上の不良セル数が記
憶させる。メモリＣＦＣは図８に示した列アドレス不良
セル数記憶メモリである。この列アドレス不良セル記憶
メモリＣＦＣには各記憶領域２の列アドレス上の不良セ
ル数を記憶させる。
は２個のメモリＳＲＭとＳＣＭを有し、これら２個のメ
モリＳＲＭと、ＳＣＭの内のメモリＳＲＭには被試験メ
モリ１１９の各記憶領域２に設けた救済用のスペアライ
ンＳＲ（図７参照）の本数を記憶させ、メモリＳＣＭに
はスペアラインＳＣの本数を記憶させる。また図２に示
すマストリペア探索手段ＳＥＲには２個のメモリＲＦＣ
とＣＦＣとが設けられる。メモリＲＦＣは図８に示した
行アドレス不良セル数記憶メモリである。従って、この
行アドレス不良セル記憶メモリＲＦＣには被試験メモリ
１１９の各記憶領域２の行アドレス上の不良セル数が記
憶させる。メモリＣＦＣは図８に示した列アドレス不良
セル数記憶メモリである。この列アドレス不良セル記憶
メモリＣＦＣには各記憶領域２の列アドレス上の不良セ
ル数を記憶させる。
【００３０】行アドレス不良セル数記憶メモリＲＦＣに
は行アドレス発生器ＲＡＰが設けられ、この行アドレス
発生器ＲＡＰが出力する行アドレス信号と領域アドレス
発生器ＴＡＰが出力する領域アドレス信号とをアドレス
フォーマッタＡＮＦ１で合成し、この合成したアドレス
信号でメモリＲＦＣをアクセスする。行アドレス発生器
ＲＡＰは行アドレスの先頭アドレスから最終アドレスま
でを＋１づつ歩進し、各記憶領域２の行アドレス上の不
良セル数を読み出す。
は行アドレス発生器ＲＡＰが設けられ、この行アドレス
発生器ＲＡＰが出力する行アドレス信号と領域アドレス
発生器ＴＡＰが出力する領域アドレス信号とをアドレス
フォーマッタＡＮＦ１で合成し、この合成したアドレス
信号でメモリＲＦＣをアクセスする。行アドレス発生器
ＲＡＰは行アドレスの先頭アドレスから最終アドレスま
でを＋１づつ歩進し、各記憶領域２の行アドレス上の不
良セル数を読み出す。
【００３１】列アドレス不良セル数記憶メモリＣＦＣに
は被試験メモリ１１９の各記憶領域２の列アドレス上に
発生した不良セル数を記憶する。この列アドレス不良セ
ル数記憶メモリＣＦＣには列アドレス発生器ＣＡＰが設
けられ、この列アドレス発生器ＣＡＰが出力する列アド
レス信号と領域アドレス発生器ＴＡＰが出力する領域ア
ドレス信号をアドレスフォーマッタＡＮＦ２で合成し、
この合成したアドレス信号で列アドレス不良セル数記憶
メモリＣＦＣをアクセスする。列アドレス発生器ＣＡＰ
は列アドレスの先頭アドレスから最終アドレスまでを＋
１づつ歩進し、各記憶領域２の列アドレス上の不良セル
数を読み出す。
は被試験メモリ１１９の各記憶領域２の列アドレス上に
発生した不良セル数を記憶する。この列アドレス不良セ
ル数記憶メモリＣＦＣには列アドレス発生器ＣＡＰが設
けられ、この列アドレス発生器ＣＡＰが出力する列アド
レス信号と領域アドレス発生器ＴＡＰが出力する領域ア
ドレス信号をアドレスフォーマッタＡＮＦ２で合成し、
この合成したアドレス信号で列アドレス不良セル数記憶
メモリＣＦＣをアクセスする。列アドレス発生器ＣＡＰ
は列アドレスの先頭アドレスから最終アドレスまでを＋
１づつ歩進し、各記憶領域２の列アドレス上の不良セル
数を読み出す。
【００３２】以上説明した領域アドレス発生器ＴＡＰ
と、行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰ
にはそれぞれにキャリセレクタＣＹ１，ＣＹ２，ＣＹ３
が接続され、これらのキャリセレクタＣＹ１，ＣＹ２，
ＣＹ３により領域アドレスの最終アドレスと、行アドレ
スの最終アドレス、列アドレスの最終アドレスからそれ
ぞれ＋１した状態を検出し、コントローラＣＯＮに桁上
信号ＴＡＰ ＭＡＸ，ＲＡＰ ＭＡＸ，ＣＡＰ ＭＡＸ
を入力する。
と、行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰ
にはそれぞれにキャリセレクタＣＹ１，ＣＹ２，ＣＹ３
が接続され、これらのキャリセレクタＣＹ１，ＣＹ２，
ＣＹ３により領域アドレスの最終アドレスと、行アドレ
スの最終アドレス、列アドレスの最終アドレスからそれ
ぞれ＋１した状態を検出し、コントローラＣＯＮに桁上
信号ＴＡＰ ＭＡＸ，ＲＡＰ ＭＡＸ，ＣＡＰ ＭＡＸ
を入力する。
【００３３】尚、この実施例では不良救済解析時は 不
良解析メモリ１１８には領域アドレス発生器ＴＡＰと、
行アドレス発生器ＲＡＰと、列アドレス発生器ＣＡＰと
が出力する各アドレス信号をアドレスフォーマッタＡＮ
Ｆ３で合成したアドレス信号を入力し、メモリＲＦＣと
ＣＦＣの読み出しと同時平行して不良解析メモリ１１８
を読み出し、不良解析メモリ１１８に記憶した不良セル
のアドレスと、メモリＲＦＣ、ＣＦＣに記憶した不良セ
ルのアドレスとを照合しながらマストリペア探索動作を
実行する構成とした場合を示す。
良解析メモリ１１８には領域アドレス発生器ＴＡＰと、
行アドレス発生器ＲＡＰと、列アドレス発生器ＣＡＰと
が出力する各アドレス信号をアドレスフォーマッタＡＮ
Ｆ３で合成したアドレス信号を入力し、メモリＲＦＣと
ＣＦＣの読み出しと同時平行して不良解析メモリ１１８
を読み出し、不良解析メモリ１１８に記憶した不良セル
のアドレスと、メモリＲＦＣ、ＣＦＣに記憶した不良セ
ルのアドレスとを照合しながらマストリペア探索動作を
実行する構成とした場合を示す。
【００３４】以下にマストリペア探索動作と、マストリ
ペア検出時に実行する解析データの更新動作について説
明する。不良セル総数記憶メモリＴＦＣから読み出した
不良セルの数が「０」でない場合はゼロ検出器ＺＯが検
出信号を出力し、この検出信号をコントローラＣＯＮに
入力する。この検出信号の入力によりコントローラＣＯ
Ｎは領域アドレス発生器ＴＡＰのアドレスの歩進動作を
停止させると共に、出力信号Ｒ−ＳＥＡＲＣＨ又はＣ−
ＳＥＡＲＣＨを出力する。
ペア検出時に実行する解析データの更新動作について説
明する。不良セル総数記憶メモリＴＦＣから読み出した
不良セルの数が「０」でない場合はゼロ検出器ＺＯが検
出信号を出力し、この検出信号をコントローラＣＯＮに
入力する。この検出信号の入力によりコントローラＣＯ
Ｎは領域アドレス発生器ＴＡＰのアドレスの歩進動作を
停止させると共に、出力信号Ｒ−ＳＥＡＲＣＨ又はＣ−
ＳＥＡＲＣＨを出力する。
【００３５】出力信号Ｒ−ＳＥＡＲＣＨが出力される
と、行方向のマストリペア探索動作が開始され、Ｃ−Ｓ
ＥＡＲＣＨが出力されると列方向のマストリペア探索動
作が、開始される。行方向のマストリペア探索動作が終
了すると必ず列方向のマストリペア動作が実行される。
何れの方向のマストリペアを先に探索するかはコントロ
ーラＣＯＮに設定しておくことができる。
と、行方向のマストリペア探索動作が開始され、Ｃ−Ｓ
ＥＡＲＣＨが出力されると列方向のマストリペア探索動
作が、開始される。行方向のマストリペア探索動作が終
了すると必ず列方向のマストリペア動作が実行される。
何れの方向のマストリペアを先に探索するかはコントロ
ーラＣＯＮに設定しておくことができる。
【００３６】何れの方向のマストリペアの探索を先に実
行しても、必ず行方向と列方向のマストリペアの探索は
対で行われる。更に、後で実行した探索中にマストリペ
アを検出した場合は、そのマストリペアを救済したとき
の状態に解析データを更新する動作においてスペアライ
ンを使用したものとしてスペアラインの本数を変更する
から、このスペアラインの本数をマストリペアの判定値
として用いる側のマストリペアの探索を再度実行する。
行しても、必ず行方向と列方向のマストリペアの探索は
対で行われる。更に、後で実行した探索中にマストリペ
アを検出した場合は、そのマストリペアを救済したとき
の状態に解析データを更新する動作においてスペアライ
ンを使用したものとしてスペアラインの本数を変更する
から、このスペアラインの本数をマストリペアの判定値
として用いる側のマストリペアの探索を再度実行する。
【００３７】ここではＲ−ＳＥＡＲＣＨを先に出力した
として説明する。Ｒ−ＳＥＡＲＣＨが出力された場合は
行アドレス発生器ＲＡＰが動作を開始し、領域アドレス
発生器ＴＡＰが指し示す領域の行アドレス上の不良セル
の数を行アドレス不良セル数記憶メモリＲＦＣから読み
出す。行アドレス不良セル数記憶メモリＲＦＣから読み
出された各行アドレス上の不良セルの数Ｘ1 はスペアラ
イン数記憶メモリＳＰＭから読み出されるスペアライン
の本数Ｙ1 （行方向と直交する方向のスペアラインの本
数）とを比較器ＣＰ１で比較する。従ってこの場合には
列方向に形成したスペアラインＳＣの本数を記憶したメ
モリＳＣＭが出力している本数Ｙ1 を比較器ＣＰ１で比
較し、Ｘ1 ≦Ｙ 1 であればマストリペアでないと判定し
てその行アドレスを素通りし、次の行アドレスを読み出
す。最後の行アドレスまでＸ1 ＞Ｙ1 が発生しなければ
行アドレス上にはマストリペアがなかったものと見な
し、コントローラＣＯＮは出力信号Ｒ−ＳＥＡＲＣＨを
立ち下げ、代わってＣ−ＳＥＡＲＣＨを出力する。
として説明する。Ｒ−ＳＥＡＲＣＨが出力された場合は
行アドレス発生器ＲＡＰが動作を開始し、領域アドレス
発生器ＴＡＰが指し示す領域の行アドレス上の不良セル
の数を行アドレス不良セル数記憶メモリＲＦＣから読み
出す。行アドレス不良セル数記憶メモリＲＦＣから読み
出された各行アドレス上の不良セルの数Ｘ1 はスペアラ
イン数記憶メモリＳＰＭから読み出されるスペアライン
の本数Ｙ1 （行方向と直交する方向のスペアラインの本
数）とを比較器ＣＰ１で比較する。従ってこの場合には
列方向に形成したスペアラインＳＣの本数を記憶したメ
モリＳＣＭが出力している本数Ｙ1 を比較器ＣＰ１で比
較し、Ｘ1 ≦Ｙ 1 であればマストリペアでないと判定し
てその行アドレスを素通りし、次の行アドレスを読み出
す。最後の行アドレスまでＸ1 ＞Ｙ1 が発生しなければ
行アドレス上にはマストリペアがなかったものと見な
し、コントローラＣＯＮは出力信号Ｒ−ＳＥＡＲＣＨを
立ち下げ、代わってＣ−ＳＥＡＲＣＨを出力する。
【００３８】Ｃ−ＳＥＡＲＣＨがＨ論理に立ち上がる
と、今度は列アドレス発生器ＣＡＰが動作を開始し、列
アドレス不良セル数記憶メモリＣＦＣから領域アドレス
発生器ＴＡＰが指し示す領域の列アドレス上の不良セル
数を読み出す。この読み出した不良セル数Ｘ2 は比較器
ＣＰ２でメモリＳＲＭに記憶してあるスペアラインの本
数Ｙ2 と比較する。読み出される不良セル数Ｘ2 が全て
Ｘ2 ≦Ｙ2 であれば全ての列アドレス上にマストリペア
が存在しなかったとして、コントローラＣＯＮは領域ア
ドレス発生器ＴＡＰが出力しているアドレスを＋１し、
次の記憶領域の不良救済解析に移る。
と、今度は列アドレス発生器ＣＡＰが動作を開始し、列
アドレス不良セル数記憶メモリＣＦＣから領域アドレス
発生器ＴＡＰが指し示す領域の列アドレス上の不良セル
数を読み出す。この読み出した不良セル数Ｘ2 は比較器
ＣＰ２でメモリＳＲＭに記憶してあるスペアラインの本
数Ｙ2 と比較する。読み出される不良セル数Ｘ2 が全て
Ｘ2 ≦Ｙ2 であれば全ての列アドレス上にマストリペア
が存在しなかったとして、コントローラＣＯＮは領域ア
ドレス発生器ＴＡＰが出力しているアドレスを＋１し、
次の記憶領域の不良救済解析に移る。
【００３９】不良セルの数Ｘ1 又はＸ2 の何れかにおい
て、スペアラインの本数Ｙ1 又はＹ 2 より大きい状態が
検出されると、マストリペアと判定し、解析データの更
新動作に入る。ここで例えば比較器ＣＰ１が行アドレス
上にマストリペアが存在することを検出した場合にはゲ
ートＧ１には比較器ＣＰ１からＨ論理が入力され、他方
の入力端子にはＲ−ＳＥＡＲＣＨ信号が入力されてい
る。このときＲ−ＳＥＡＲＣＨ信号は行アドレスの探索
中であるからＨ論理であるため、ゲートＧ１はＨ論理を
出力する。このＨ論理信号はスペアライン数記憶メモリ
ＳＰＭに設けた減算器ＤＳ２のイネーブル端子ＥＮに入
力されるため、減算器ＤＳ２がメモリＳＲＭに記憶して
いるスペアラインの本数Ｙ1 を−１して再書き込みを行
う。この結果、領域アドレス発生器ＴＡＰが指し示す記
憶領域の行方向のスペアラインの本数は初期値から−１
された値に更新される。これと共に、ゲートＧ１が出力
したＨ論理信号はコントローラＣＯＮにＲ−Ｍｕｓｔ
Ｒｅｐａｉｒ信号として入力される。コントローラＣＯ
ＮはＲ−Ｍｕｓｔ Ｒｅｐａｉｒ信号が入力されると、
Ｃ−ＤＳＣＡＮ信号を出力する。
て、スペアラインの本数Ｙ1 又はＹ 2 より大きい状態が
検出されると、マストリペアと判定し、解析データの更
新動作に入る。ここで例えば比較器ＣＰ１が行アドレス
上にマストリペアが存在することを検出した場合にはゲ
ートＧ１には比較器ＣＰ１からＨ論理が入力され、他方
の入力端子にはＲ−ＳＥＡＲＣＨ信号が入力されてい
る。このときＲ−ＳＥＡＲＣＨ信号は行アドレスの探索
中であるからＨ論理であるため、ゲートＧ１はＨ論理を
出力する。このＨ論理信号はスペアライン数記憶メモリ
ＳＰＭに設けた減算器ＤＳ２のイネーブル端子ＥＮに入
力されるため、減算器ＤＳ２がメモリＳＲＭに記憶して
いるスペアラインの本数Ｙ1 を−１して再書き込みを行
う。この結果、領域アドレス発生器ＴＡＰが指し示す記
憶領域の行方向のスペアラインの本数は初期値から−１
された値に更新される。これと共に、ゲートＧ１が出力
したＨ論理信号はコントローラＣＯＮにＲ−Ｍｕｓｔ
Ｒｅｐａｉｒ信号として入力される。コントローラＣＯ
ＮはＲ−Ｍｕｓｔ Ｒｅｐａｉｒ信号が入力されると、
Ｃ−ＤＳＣＡＮ信号を出力する。
【００４０】Ｃ−ＤＳＣＡＮ信号が出力されると、列ア
ドレス発生器ＣＡＰが動作を開始し、列アドレス不良セ
ル数記憶メモリＣＦＣに記憶してある列アドレス上の不
良セル数を読み出す。Ｃ−ＤＳＣＡＮ信号がＨ論理に立
ち上がると、スペアライン数記憶メモリＳＰＭに設けた
ゲートＧ５は数値「０」を出力し、この数値「０」を比
較器ＣＰ２の入力端子Ａに入力する。この結果、比較器
ＣＰ２は列アドレス不良セル数記憶メモリＣＦＣから読
み出される不良セルの数が数値「０」以外の数値であれ
ばＨ論理を出力する。
ドレス発生器ＣＡＰが動作を開始し、列アドレス不良セ
ル数記憶メモリＣＦＣに記憶してある列アドレス上の不
良セル数を読み出す。Ｃ−ＤＳＣＡＮ信号がＨ論理に立
ち上がると、スペアライン数記憶メモリＳＰＭに設けた
ゲートＧ５は数値「０」を出力し、この数値「０」を比
較器ＣＰ２の入力端子Ａに入力する。この結果、比較器
ＣＰ２は列アドレス不良セル数記憶メモリＣＦＣから読
み出される不良セルの数が数値「０」以外の数値であれ
ばＨ論理を出力する。
【００４１】従ってゲートＧ４は列アドレス不良セル数
記憶メモリＣＦＣから不良セルが１個でも存在する列ア
ドレスを読み出し、かつ不良解析メモリ１１８の読み出
しデータが不良セルを示す「１」論理である毎にＨ論理
を出力し、このＨ論理信号がオアゲートＯＲを通じて減
算器ＤＳ１とＤＳ４，ＤＳ５，の各イネーブル入力端子
ＥＮに入力され、これら減算器ＤＳ１，ＤＳ４，ＤＳ５
は−１づつ減算動作し、その減算結果を各メモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣに再書き込みする。
記憶メモリＣＦＣから不良セルが１個でも存在する列ア
ドレスを読み出し、かつ不良解析メモリ１１８の読み出
しデータが不良セルを示す「１」論理である毎にＨ論理
を出力し、このＨ論理信号がオアゲートＯＲを通じて減
算器ＤＳ１とＤＳ４，ＤＳ５，の各イネーブル入力端子
ＥＮに入力され、これら減算器ＤＳ１，ＤＳ４，ＤＳ５
は−１づつ減算動作し、その減算結果を各メモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣに再書き込みする。
【００４２】この様子を図３に示す。記憶領域２の行ア
ドレスＲN 上の行アドレスラインＲＬＮに５個の不良セ
ルＦＣが存在したとすると、行アドレス不良セル数記憶
メモリＲＦＣの行アドレスＲN に不良セル数として
「５」が記憶されている。列アドレス不良セル数記憶メ
モリＣＦＣには不良セルＣＦが存在する列アドレス毎に
不良セル数「１」が記憶される。
ドレスＲN 上の行アドレスラインＲＬＮに５個の不良セ
ルＦＣが存在したとすると、行アドレス不良セル数記憶
メモリＲＦＣの行アドレスＲN に不良セル数として
「５」が記憶されている。列アドレス不良セル数記憶メ
モリＣＦＣには不良セルＣＦが存在する列アドレス毎に
不良セル数「１」が記憶される。
【００４３】列アドレス不良セル数記憶メモリＣＦＣを
読み出し、不良セルＦＣが存在するアドレス毎にゲート
Ｇ４がＨ論理を出力し、そのＨ論理が出力される毎に減
算器ＤＳ１、ＤＳ４，ＤＳ５が減算動作し、メモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣの記憶を更新する。従って、不良セ
ル総数記憶メモリＴＦＣの記憶値は「５」から「０」に
行アドレス不良セル数記憶メモリＲＦＣの記憶値も
「５」から「０」に、列アドレス不良セル数記憶メモリ
ＣＦＣ記憶値も各アドレス毎に「１」から「０」に変化
する。
読み出し、不良セルＦＣが存在するアドレス毎にゲート
Ｇ４がＨ論理を出力し、そのＨ論理が出力される毎に減
算器ＤＳ１、ＤＳ４，ＤＳ５が減算動作し、メモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣの記憶を更新する。従って、不良セ
ル総数記憶メモリＴＦＣの記憶値は「５」から「０」に
行アドレス不良セル数記憶メモリＲＦＣの記憶値も
「５」から「０」に、列アドレス不良セル数記憶メモリ
ＣＦＣ記憶値も各アドレス毎に「１」から「０」に変化
する。
【００４４】Ｃ−ＤＳＣＡＮがＨ論理の状態で列アドレ
ス発生器ＣＡＰの出力値が最終アドレスになるとキャリ
セレクタＣＹ３がＣ−ＤＳＣＡＮの終了を検出し、コン
トローラＣＯＮに桁上げ信号ＣＡＰ ＭＡＸを入力す
る。これによりコントローラＣＯＮはＣ−ＤＳＣＡＮを
Ｌ論理に立ち上げ、代わってＲ−ＳＥＡＲＣＨを再びＨ
論理に立ち上げ、行アドレス発生器ＲＡＰの値を＋１し
て次の行アドレスＲN 以下のマストリペアの探索を続け
る。行アドレス発生器ＲＡＰが出力する行アドレスが最
終行に達した後に＋１されようとすると、キャリセレク
タＣＹ２はＲ−ＳＥＡＲＣＨの終了を意味する桁上げ信
号ＲＡＰ ＭＡＸをコントローラＣＯＮに入力する。コ
ントローラＣＯＮは桁上げ信号ＲＡＰ ＭＡＸが入力さ
れたことにより、行方向のマストリペアの探索を終了す
る。
ス発生器ＣＡＰの出力値が最終アドレスになるとキャリ
セレクタＣＹ３がＣ−ＤＳＣＡＮの終了を検出し、コン
トローラＣＯＮに桁上げ信号ＣＡＰ ＭＡＸを入力す
る。これによりコントローラＣＯＮはＣ−ＤＳＣＡＮを
Ｌ論理に立ち上げ、代わってＲ−ＳＥＡＲＣＨを再びＨ
論理に立ち上げ、行アドレス発生器ＲＡＰの値を＋１し
て次の行アドレスＲN 以下のマストリペアの探索を続け
る。行アドレス発生器ＲＡＰが出力する行アドレスが最
終行に達した後に＋１されようとすると、キャリセレク
タＣＹ２はＲ−ＳＥＡＲＣＨの終了を意味する桁上げ信
号ＲＡＰ ＭＡＸをコントローラＣＯＮに入力する。コ
ントローラＣＯＮは桁上げ信号ＲＡＰ ＭＡＸが入力さ
れたことにより、行方向のマストリペアの探索を終了す
る。
【００４５】コントローラＣＯＮは行方向のマストリペ
アの探索を終了し、Ｒ−ＳＥＡＲＣＨをＬ論理に立ち上
げるのと同時に、Ｃ−ＳＥＡＲＣＨをＨ論理に立ち上
げ、列方向のマストリペア探索を実行する。この列方向
のマストリペア探索は列アドレス不良セル記憶メモリＣ
ＦＣから読み出される各列アドレス上の不良セル数とメ
モリＳＲＭに記憶している行方向のスペアラインの本数
とを比較して行われる。この場合、メモリＳＲＭに記憶
しているスペアラインの本数は先に説明したように行方
向のマストリペアを救済するために１本使用したものと
して−１しているから初期値が「２」とすれば「１」と
なる。従って、図３に示す例では列方向のマストリペア
探索は列アドレス不良セル数記憶メモリＣＦＣの読出値
が「１」より大きい場合にマストリペアと判定される。
アの探索を終了し、Ｒ−ＳＥＡＲＣＨをＬ論理に立ち上
げるのと同時に、Ｃ−ＳＥＡＲＣＨをＨ論理に立ち上
げ、列方向のマストリペア探索を実行する。この列方向
のマストリペア探索は列アドレス不良セル記憶メモリＣ
ＦＣから読み出される各列アドレス上の不良セル数とメ
モリＳＲＭに記憶している行方向のスペアラインの本数
とを比較して行われる。この場合、メモリＳＲＭに記憶
しているスペアラインの本数は先に説明したように行方
向のマストリペアを救済するために１本使用したものと
して−１しているから初期値が「２」とすれば「１」と
なる。従って、図３に示す例では列方向のマストリペア
探索は列アドレス不良セル数記憶メモリＣＦＣの読出値
が「１」より大きい場合にマストリペアと判定される。
【００４６】尚、図３に示す例では行方向のマストリペ
アの検出時に不良セルを救済したものとしてメモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣの記憶値を「０」に更新しているこ
とから、列方向のマストリペア探索時には不良セルの存
在が全く無いものとして列方向のマストリペア探索が終
了する。列方向のマストリペア探索が終了すると、コン
トローラＣＯＮはＣ−ＳＥＡＲＣＨをＬ論理に立ち下
げ、領域アドレス発生器ＴＡＰの値を＋１して次の記憶
領域２の不良セルの総数を不良セル総数記憶メモリＴＦ
Ｃから読み出し、次の記憶領域２のマストリペア探索を
実行する。
アの検出時に不良セルを救済したものとしてメモリＴＦ
Ｃ，ＲＦＣ，ＣＦＣの記憶値を「０」に更新しているこ
とから、列方向のマストリペア探索時には不良セルの存
在が全く無いものとして列方向のマストリペア探索が終
了する。列方向のマストリペア探索が終了すると、コン
トローラＣＯＮはＣ−ＳＥＡＲＣＨをＬ論理に立ち下
げ、領域アドレス発生器ＴＡＰの値を＋１して次の記憶
領域２の不良セルの総数を不良セル総数記憶メモリＴＦ
Ｃから読み出し、次の記憶領域２のマストリペア探索を
実行する。
【００４７】ここで例えば、図４に示すように、行方向
及び列方向にマストリペアが存在したとすると、行方向
のマストリペア探索時に行アドレスラインＲＬＮ上の不
良セルは行方向のスペアラインＳＲの１本を使って救済
処理したものとして解析データの更新が行われる。次に
列方向のマストリペア探索時には列アドレスラインＣＬ
Ｎ上の不良セルもＲ−ＤＳＣＡＮの実行時に救済したも
のとして解析データの更新が行われる。この動作時に列
方向のスペアラインＳＣの本数が−１される。この結
果、スペアラインＳＣをマストリペア探索の判定基準と
している行方向のマストリペアの探索を再度実行する必
要がある。
及び列方向にマストリペアが存在したとすると、行方向
のマストリペア探索時に行アドレスラインＲＬＮ上の不
良セルは行方向のスペアラインＳＲの１本を使って救済
処理したものとして解析データの更新が行われる。次に
列方向のマストリペア探索時には列アドレスラインＣＬ
Ｎ上の不良セルもＲ−ＤＳＣＡＮの実行時に救済したも
のとして解析データの更新が行われる。この動作時に列
方向のスペアラインＳＣの本数が−１される。この結
果、スペアラインＳＣをマストリペア探索の判定基準と
している行方向のマストリペアの探索を再度実行する必
要がある。
【００４８】つまり、列方向のマストリペア探索中に１
度でもＲ−ＤＳＣＡＮがＨ論理に立ち上がると、コント
ローラＣＯＮはこの状態を記憶し、列方向のマストリペ
ア探索動作が終了した時点で再度Ｒ−ＳＥＡＲＣＨをＨ
論理に立ち上げ、行方向のマストリペア探索を再実行す
る。行方向のマストリペア探索中に、再びＣ−ＤＳＣＡ
ＮがＨ論理に立ち上がり、解析データの更新動作が実行
されると、再びＣ−ＳＥＡＲＣＨがＨ論理に立ち上げら
れ列方向のマストリペア探索が再実行される。この再実
行動作はスペアラインＳＲ、ＳＣの本数が「０」になっ
た以後は行わないが、マストリペア探索中に１度もマス
トリペアが検出されずに終了するまで続けられる。
度でもＲ−ＤＳＣＡＮがＨ論理に立ち上がると、コント
ローラＣＯＮはこの状態を記憶し、列方向のマストリペ
ア探索動作が終了した時点で再度Ｒ−ＳＥＡＲＣＨをＨ
論理に立ち上げ、行方向のマストリペア探索を再実行す
る。行方向のマストリペア探索中に、再びＣ−ＤＳＣＡ
ＮがＨ論理に立ち上がり、解析データの更新動作が実行
されると、再びＣ−ＳＥＡＲＣＨがＨ論理に立ち上げら
れ列方向のマストリペア探索が再実行される。この再実
行動作はスペアラインＳＲ、ＳＣの本数が「０」になっ
た以後は行わないが、マストリペア探索中に１度もマス
トリペアが検出されずに終了するまで続けられる。
【００４９】
【発明の効果】以上説明したように、この発明によれば
領域アドレス発生器ＴＡＰと、不良セル総数記憶メモリ
ＴＦＣを設け、不良セル総数記憶メモリＴＦＣの記憶が
「０」以外の記憶領域だけについてマストリペアの探索
を実行するから、不良セルが存在しない記憶領域に関し
ては全く不良救済解析を実行しない。従ってこの点で高
速化が達せられる。
領域アドレス発生器ＴＡＰと、不良セル総数記憶メモリ
ＴＦＣを設け、不良セル総数記憶メモリＴＦＣの記憶が
「０」以外の記憶領域だけについてマストリペアの探索
を実行するから、不良セルが存在しない記憶領域に関し
ては全く不良救済解析を実行しない。従ってこの点で高
速化が達せられる。
【００５０】更に、不良セルが存在する記憶領域の不良
救済解析を実行する場合も、領域アドレス発生器ＴＡＰ
と、行アドレス発生器ＲＡＰと、列アドレス発生器ＣＡ
Ｐのそれぞれが指し示すアドレスにしたがって不良セル
総数記憶メモリＴＦＣ、行アドレス発生器ＲＡＰ，列ア
ドレス発生器ＣＡＰが動作するから、マストリペア探索
中にマストリぺアが検出されると、そのマストリペアが
検出されたアドレス位置でＲ−ＤＳＣＡＮか又はＣ−Ｄ
ＳＣＡＮの何れかをＨ論理に反転させて解析データの更
新動作を実行できるから、従来のようにマストリペアを
検出する毎に、そのマストリペアアドレスを主制御器１
１１に記憶し、この記憶したマストリペアアドレスを後
で読み出し、マストリペアアドレスを設定してから実行
するより高速にマストリペア探索と解析データの更新動
作を実行することができる。
救済解析を実行する場合も、領域アドレス発生器ＴＡＰ
と、行アドレス発生器ＲＡＰと、列アドレス発生器ＣＡ
Ｐのそれぞれが指し示すアドレスにしたがって不良セル
総数記憶メモリＴＦＣ、行アドレス発生器ＲＡＰ，列ア
ドレス発生器ＣＡＰが動作するから、マストリペア探索
中にマストリぺアが検出されると、そのマストリペアが
検出されたアドレス位置でＲ−ＤＳＣＡＮか又はＣ−Ｄ
ＳＣＡＮの何れかをＨ論理に反転させて解析データの更
新動作を実行できるから、従来のようにマストリペアを
検出する毎に、そのマストリペアアドレスを主制御器１
１１に記憶し、この記憶したマストリペアアドレスを後
で読み出し、マストリペアアドレスを設定してから実行
するより高速にマストリペア探索と解析データの更新動
作を実行することができる。
【００５１】この結果、メモリの不良救済方法を高速で
解析することができる利点が得られ、その効果は実用に
供して頗る大である。
解析することができる利点が得られ、その効果は実用に
供して頗る大である。
【図１】この発明の要部となる不良解析器の不良セル総
数記憶メモリとスペアライン数記憶メモリの部分の構成
を示すブロック図。
数記憶メモリとスペアライン数記憶メモリの部分の構成
を示すブロック図。
【図２】この発明の要部となる不良解析器のマストリペ
ア探索手段の構成を説明するためのブロック図。
ア探索手段の構成を説明するためのブロック図。
【図３】この発明によるメモリの不良救済解析方法を説
明するための図。
明するための図。
【図４】この発明によるメモリの不良救済解析方法の他
の例を説明するための図。
の例を説明するための図。
【図５】メモリ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図６】被試験メモリの内部構造の概略を説明するため
の拡大平面図。
の拡大平面図。
【図７】図６に示した内部構造の一部を更に拡大して示
す拡大平面図。
す拡大平面図。
【図８】メモリの不良救済に用いられるデータの種類を
説明するための図。
説明するための図。
【図９】この発明で救済対称とするマストリペアを説明
するための拡大平面図。
するための拡大平面図。
１ 半導体チップ ２ 記憶領域 ＴＦＣ 不良セル総数記憶メモリ ＴＡＰ 領域アドレス発生器 ＳＰＭ スペアライン数記憶メモリ ＳＥＲ マストリペア探索手段 ＳＲＭ 行方向のスペアライン ＳＣＭ 列方向のスペアライン ＣＯＮ コントローラ ＲＡＰ 行アドレス発生器 ＣＡＰ 列アドレス発生器 ＲＦＣ 行アドレス不良セル数記憶メモリ ＣＦＣ 列アドレス不良セル数記憶メモリ
Claims (9)
- 【請求項１】 記憶領域の行アドレス及び列アドレス上
に存在する不良セルの数がラインに直交する不良救済用
のスペアラインの本数より多いことを検出してマストリ
ペアと判定し、このマストリペアと判定されたアドレス
ラインが上記スペアラインに代替され、救済された状態
に必要なデータを更新するメモリの不良救済解析方法に
おいて、 上記行アドレス又は列アドレス上にマストリペアを検出
する毎に、そのマストリペアを検出した行アドレス又は
列アドレスにおいて上記データ更新処理を実行し、この
処理の実行後、再びマストリペアの探索を続行すること
を特徴とするメモリの不良救済解析方法。 - 【請求項２】 Ａ，複数の記憶領域と、各記憶領域毎に
救済用のスペアラインを具備したメモリを試験し、各記
憶領域毎に不良セルの総数を、また各行アドレス及び列
アドレス毎に不良セル数を計数し、各記憶領域毎に救済
方法を解析する不良救済解析器を搭載したメモリ試験装
置において、 Ｂ，上記各領域毎に不良セルの有無を探索し、不良救済
解析を行うべき記憶領域であるか否かを判定する被解析
領域検出手段と、 Ｃ，各記憶領域毎に用意したスペアラインの本数を行方
向及び列方向のそれぞれに関して記憶したスペアライン
数記憶メモリと、 Ｄ，このスペアライン数記憶メモリに記憶したスペアラ
インの本数と上記各記憶領域の行アドレス及び列アドレ
ス上の不良セル数とを比較し、不良セルの数がラインに
直交するスペアラインの本数より大きい状態を検出して
マストリペアであると判定するマストリペア探索手段
と、 Ｅ，このマストリペア探索手段がマストリペアを検出す
る毎に、検出したマストリペアのアドレスラインが上記
スペアラインに代替され、救済された状態に必要なデー
タを更新する処理を実行するデータ更新手段と、 Ｆ，このデータ更新手段の処理の終了を検出して上記マ
ストリペア探索手段を再起動させる再起動手段と、 Ｇ，上記データ更新手段が動作したことを検出し、この
擬似処理により残存する本数が更新されたスペアライン
の本数をマストリペアの判定条件としてマストリペア探
索を再実行させるマストリペア探索再実行手段と、 Ｈ，マストリペア探索中にマストリペアが検出されない
ことを検出して解析中の記憶領域のマストリペア探索を
終了させる終了手段と、 によって構成した不良救済解析器を搭載したことを特徴
とするメモリ試験装置。 - 【請求項３】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記被解析領域検出手段は
上記複数の記憶領域に付したアドレスを発生する領域ア
ドレス発生器と、この領域アドレス発生器が出力する領
域アドレスによってアクセスされて、各記憶領域毎に不
良セルの総数を記憶した不良セル総数メモリと、この不
良セル総数メモリから読み出される不良セル数が「０」
であることを検出するぜロ検出手段と、このゼロ検出手
段が「０」を検出する毎に上記領域アドレス発生器が出
力するアドレスを歩進させる歩進手段と、上記不良セル
総数メモリから読み出される不良セル数が「０」以外の
数値の場合は上記マストリペア探索手段を起動させる手
段によって構成した不良救済解析器を搭載したことを特
徴とするメモリ試験装置。 - 【請求項４】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記スペアライン数記憶メ
モリは行方向に形成したスペアライン数を記憶するメモ
リと、列方向に形成したスペアライン数を記憶するメモ
リとによって構成され、これらメモリは上記領域アドレ
ス発生器が出力する領域アドレス信号によってアクセス
されて各記憶領域に用意されたスペアライン数を読み出
す構成とした不良救済解析器を搭載したことを特徴とす
るメモリ試験装置。 - 【請求項５】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記マストリペア探索手段
は各記憶領域毎に行アドレス上の不良セル数を記憶した
行アドレス不良セル数記憶メモリと、列アドレス上の不
良セル数を記憶した列アドレス不良セル数記憶メモリ
と、上記行アドレス不良セル数記憶メモリをアクセスす
る行アドレス発生器と、上記列アドレス不良セル数記憶
メモリをアクセスする列アドレス発生器と、上記行アド
レス不良セル数記憶メモリから読み出した各行アドレス
に存在した不良セル数と、この不良セルの配列方向と直
交する向に形成したスペアラインの本数とを比較する行
アドレスライン上のマストリペアを検出する第１比較器
と、上記列アドレス不良セル数記憶メモリから読み出し
た各列アドレスに存在する不良セルの数と、この不良セ
ルの配列方向と直交する向に形成されたスペアラインの
本数とを比較し、列アドレスライン上のマストリペアを
検出する第２比較器とによって構成した不良救済解析器
を搭載したことを特徴とするメモリ試験装置。 - 【請求項６】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記データ更新手段は上記
マストリペア探索手段が行アドレスライン上のマストリ
ペア及び列アドレスライン上のマストリペアの何れかを
検出した検出信号によってマストリペア探索中に歩進動
作中であった上記行アドレス発生器又は列アドレス発生
器の歩進動作を停止させる制御と、停止中であった列ア
ドレス発生器又は行アドレス発生器を初期アドレスから
最終アドレスまで歩進させる制御とを行うコントローラ
と、検出したマストリペアを救済するために使用したと
仮定してスペアラインの本数を更新させ、その更新され
たスペアラインの本数を上記スペアライン数メモリに再
書き込みする第１減算器と、上記歩進動作を開始した行
アドレス発生器又は列アドレス発生器の歩進動作により
読み出される上記行アドレス不良セル数記憶メモリ又は
列アドレス不良セル数記憶メモリから不良セルの存在が
読み出される毎に上記不良セル総数メモリから出力され
ている当該記憶領域の不良セル総数を−１してその減算
結果を上記不良セル総数メモリに再書き込みする第２減
算器と、上記行アドレス不良セル数記憶メモリ又は列ア
ドレス不良セル数記憶メモリから不良セルの存在が読み
出される毎に、上記行アドレス不良セル数記憶メモリと
列アドレス不良セル数記憶メモリの当該アドレス上のセ
ル数を−１して再書き込みを行う第３、第４減算器とに
よって構成した不良救済解析器を搭載したことを特徴と
するメモリ試験装置。 - 【請求項７】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記再起動手段は上記行ア
ドレス発生器と列アドレス発生器が出力する行アドレス
信号及び列アドレス信号が最終アドレスに達したことを
検出する一対のキャリセレクタと、このキャリセレクタ
が出力する桁上げ信号が入力されて停止中の上記行アド
レス発生器又は列アドレス発生器の歩進動作を再開させ
る制御を行うコントローラとによって構成した不良救済
解析器を搭載したことを特徴とするメモリ試験装置。 - 【請求項８】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記マストリペア再実行手
段は上記マストリペア探索手段が行方向及び列方向の何
れかのマストリペアの存在を検出し、上記データ更新手
段が動作して上記スペアライン数記憶メモリに記憶して
いるスペアラインの本数が更新された条件とマストリペ
ア探索動作の終了した条件の一致を検出して更新された
スペアラインの本数をマストリペアの判定条件としてい
る側のマストリペア探索動作を実行させる制御を行う制
御手段によって構成した不良救済解析器を搭載したこと
を特徴とするメモリ試験装置。 - 【請求項９】 請求項２記載の不良救済解析器を搭載し
たメモリ試験装置において、上記終了手段は上記領域ア
ドレス発生器の発生アドレスが最終アドレスに達したこ
とと、上記マストリペア探索手段がマストリペアを検出
することなく行方向又は列方向のマストリペア探索動作
を終了したことの条件がそろったことを検出する手段に
よって構成したことを特徴とするメモリの不良救済解析
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203578A JP2001035189A (ja) | 1999-07-16 | 1999-07-16 | メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 |
| US09/617,456 US6594788B1 (en) | 1999-07-16 | 2000-07-17 | Method of analyzing a relief of failure cell in a memory and memory testing apparatus having a failure relief analyzer using the method |
| DE10034702A DE10034702A1 (de) | 1999-07-16 | 2000-07-17 | Verfahren zum Analysieren des Ersatzes fehlerhafter Zellen in einem Speicher und Speichertestvorrichtung mit einem Fehleranalysator, der von dem Verfahren Gebrauch macht |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203578A JP2001035189A (ja) | 1999-07-16 | 1999-07-16 | メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035189A true JP2001035189A (ja) | 2001-02-09 |
Family
ID=16476437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11203578A Pending JP2001035189A (ja) | 1999-07-16 | 1999-07-16 | メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6594788B1 (ja) |
| JP (1) | JP2001035189A (ja) |
| DE (1) | DE10034702A1 (ja) |
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|---|---|---|---|---|
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| JP2012150860A (ja) * | 2011-01-18 | 2012-08-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN116092564A (zh) * | 2023-03-14 | 2023-05-09 | 长鑫存储技术有限公司 | 一种存储器以及测试方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002216495A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | メモリデバイス冗長救済解析方法、記録媒体および装置 |
| DE10119144C1 (de) * | 2001-04-19 | 2002-10-10 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiter-Speicherbausteinen |
| US7076706B2 (en) * | 2001-04-24 | 2006-07-11 | International Business Machines Corporation | Method and apparatus for ABIST diagnostics |
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