JP2000081467A - 半導体試験装置の実行手順制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 一定時間内に試験できる半導体装置の個数を
増やすことにより、試験の効率を向上させることができ
る半導体試験装置の実行手順制御方式を提供すること。 【解決手段】 テスタプロセッサ１０は、半導体装置１
００に対して複数のテスト項目からなる試験を行う際
に、まずフェイル分布データ格納部１２から各テスト項
目のフェイル頻度が含まれるフェイル分布データを読み
出して、フェイル頻度が高い順番に各テスト項目の実行
順番を設定しており、その後、この設定した順番で各テ
スト項目を実行する。したがって、試験の前半において
フェイルが発生する確率が高くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に対し
て各種の試験を行う半導体試験装置の実行手順制御方式
に関する。

【０００２】

【従来の技術】今日、ＬＳＩに集積されるトランジスタ
の数は飛躍的に増加しており、特にマイクロプロセッサ
に代表されるロジックＬＳＩやメモリ、アナログＬＳ
Ｉ、システムＬＳＩ等の各種の半導体装置は、回路の複
雑度が増している。このような大規模で複雑、しかも高
速動作をする半導体装置の不良解析を行うために半導体
試験装置が用いられる。

【０００３】図３は、従来の半導体試験装置の動作手順
を示す図である。例えば、半導体装置に対する試験項目
として、コンタクトテスト、ルーズファンクションテス
ト、リークテスト、入出力電圧テスト、タイミングテス
ト、メモリテスト、アナログテストがあるものとする。
それぞれのテスト内容および実行手順は、デバイステス
トプログラムによって設定されており、あらかじめ設定
された順番にしたがってそれぞれのテストが実施され
る。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の半導体試験装置では、半導体装置に対して実施され
る各試験項目の順番があらかじめ設定されているため、
実施の順番が遅いテストにおいて不具合が発生すると、
それまでに終了しているテストに要した時間が無駄にな
ってしまい、試験効率が悪いという問題点があった。例
えば、図３に示したように、半導体試験装置に対する試
験が開始され、コンタクトテスト、ルーズファンクショ
ンテスト、リークテスト、入出力電圧テストにおいて良
品であると判断されても、その次のタイミングテストに
おいて試験結果に不具合が生じると、この試験対象とな
っている半導体装置は不良品であると判断されることに
なる。

【０００５】特に、近年では１チップ化された半導体装
置の規模が増大するにしたがって、半導体装置の試験に
要する時間も長くなる傾向にあり、全ての試験項目を終
了するまでに１０秒を越えるような半導体装置も製造さ
れるようになっている。したがって、試験の後半におい
て不具合が発生する頻度が高いと、一定時間内に試験で
きる半導体装置の数も減って、さらに歩留まりの低下に
つながることになるため、試験の後半において発生する
不具合の頻度を減らすことによって試験の効率を向上さ
せる手法が望まれている。

【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、一定時間内に試験できる半
導体装置の個数を増やすことにより、試験の効率を向上
させることができる半導体試験装置の実行手順制御方式
を提供することにある。

【０００７】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体試験装置の実行手順制御方式で
は、試験実行順序設定手段によって、否定的な試験結果
が得られる頻度の高低に応じて試験の実行順序が設定さ
れており、試験実行手段によって、この設定された順番
で各項目の試験が実施される。したがって、否定的な結
果が得られる確率が高い項目については早い順番で試験
を実施することができ、試験に要する時間を短縮して一
定時間内に試験できる半導体装置の個数を増やし、試験
の効率を向上させることができる。

【０００８】また、試験対象となる各項目のそれぞれに
対応させて、否定的な試験結果が得られる頻度に関する
過去の実績データを格納しておくことが好ましい。この
実績データを参照することにより、各項目毎に否定的な
結果が得られる頻度が判断できるため、各項目の実行順
序の設定を容易に行うことができる。特に、半導体装置
に対する所定の試験が終了したときに、試験結果に基づ
いてこの実績データの内容を更新することが好ましい。
毎回の試験結果を実績データに反映させることにより、
実情に適合した各項目の実行順序の設定が可能になり、
さらに試験の効率を向上させることができる。

【０００９】

【発明の実施の形態】以下、本発明を適用した一実施形
態の半導体試験装置について、図面を参照しながら説明
する。

【００１０】図１は、本実施形態の半導体試験装置の構
成を示す図である。図１に示す半導体試験装置は、被試
験デバイスとしての半導体装置１００に対して各種のテ
スト項目からなる試験を実施するために、テスタプロセ
ッサ１０、フェイル分布データ格納部１２、タイミング
ジェネレータ２０、パターンジェネレータ３０、データ
セレクタ４０、フォーマットコントロール部５０、ピン
カード６０、デジタルコンペア部７０、ＤＣ測定部８
０、デバイス電源９０を含んで構成されている。

【００１１】上述したテスタプロセッサ１０は、オペレ
ーティングシステム（ＯＳ）により所定のテストプログ
ラムを実行して所定の試験を実施するために半導体試験
装置全体を制御する。

【００１２】フェイル分布データ格納部１２は、半導体
装置１００に対して実施される試験の各テスト項目毎の
フェイル頻度が含まれるフェイル分布データを格納す
る。ここで、「フェイル」とは、否定的な試験結果が得
られるテスト結果をいい、各項目に対応した試験を実施
したときに期待値に反する試験結果が得られた場合がこ
れに対応する。

【００１３】タイミングジェネレータ２０は、試験動作
の基本周期を設定するとともに、この設定した基本周期
内に含まれる各種のタイミングエッジを生成する。パタ
ーンジェネレータ３０は、半導体装置１００の各端子に
入力するパターンデータを発生する。データセレクタ４
０は、パターンジェネレータ３０から出力される各種の
データと、このデータが入力される半導体装置１００の
各端子とを対応させる。フォーマットコントロール部５
０は、パターンジェネレータ３０により生成されデータ
セレクタ４０によって選択されたパターンデータと、タ
イミングジェネレータ２０により生成されたタイミング
エッジとに基づいて、半導体メモリ１００に対して入力
する実際のパターン波形を生成する。

【００１４】また、ピンカード６０は、半導体装置１０
０との間の物理的なインタフェースをとるためのもので
ある。例えば、ピンカード６０には、半導体装置１００
の対応する端子に所定のパターン波形を印可するドライ
バと、各端子に現れる電圧波形と所定のローレベル電圧
およびハイレベル電圧との比較を行うコンパレータが含
まれている。デジタルコンペア部７０は、半導体装置１
００の各ピンの出力に対し、データセレクタ４０で選択
された各ピンの期待値データとの比較を行う。ＤＣ測定
部８０は、半導体装置１００の各端子に所定の電圧を印
加したり、所定の電流を流すことにより、各端子の電圧
特性、電流特性を測定する。デバイス電源９０は、半導
体装置１００の電源端子に所定の動作電圧を印加する。

【００１５】上述したテスタプロセッサ１０、タイミン
グジェネレータ２０、パターンジェネレータ３０、デー
タセレクタ４０、フォーマットコントロール部５０、ピ
ンカード６０、デジタルコンペア部７０、ＤＣ測定部８
０、デバイス電源９０が試験実行手段に、テスタプロセ
ッサ１０が試験実行順序設定手段および実績データ更新
手段に、フェイル分布データ格納部１２が実績データ格
納手段にそれぞれ対応する。

【００１６】本実施形態の半導体試験装置はこのような
構成を有しており、次にその動作を説明する。図２は、
本実施形態の半導体試験装置の動作手順を示す流れ図で
あり、複数のテスト項目の実行順序を各項目毎のフェイ
ル頻度に応じて設定する場合の動作手順が示されてい
る。

【００１７】半導体装置１００に対する試験が開始され
ると、まずテスタプロセッサ１０は、フェイル分布デー
タ格納部１２に格納されているフェイル分布データを読
み込んで（ステップ１００）、各テスト項目毎のフェイ
ル頻度に基づいて各テスト項目を実行する順番を設定す
る（ステップ１０１）。フェイル頻度の高い順（過去の
フェイル回数が多い順）に各テスト項目の実行順番が設
定される。

【００１８】例えば、半導体装置１００に対して実施さ
れる試験に含まれる各種のテスト項目をフェイル頻度の
高い順に並べたときに、以下に示すような順番になった
ものとし、この順で各テスト項目の実行順番が設定され
る。 （１）リークテスト （２）タイミングテスト （３）メモリテスト （４）アナログテスト （５）コンタクトテスト （６）ルーズファンクション（ＬＦ）テスト 上述したリークテストでは、半導体装置１００の各ピン
の間に電流や電圧の漏れがあるか否かがチェックされ
る。タイミングテストでは、ＬＦテストに比べて、余裕
のない入出力タイミングで所定のパターンを入力し、対
応する出力パターンと期待値とが一致するか否かがチェ
ックされる。メモリテストでは、半導体装置１００の内
蔵メモリに対して所定のパターンデータを書き込んだ後
に、正常に読み出しが行われるか否かがチェックされ
る。アナログテストでは、半導体装置１００に内蔵され
るＡ／Ｄ変換器やＤ／Ａ変換器等のアナログ回路が正常
に動作するか否かがチェックされる。コンタクトテスト
では、半導体装置１００内部で配線が良好につながって
いるか否かがチェックされる。ＬＦテストでは、比較的
余裕のある入出力タイミングで所定のパターンを入力
し、対応する出力パターンと期待値とが一致するか否か
がチェックされる。

【００１９】このようにして各テスト項目の実行順序が
設定された後に、テスタプロセッサ１０は、未実行のテ
スト項目の中から最もフェイル頻度の高いものを選択し
て、次に実行するテスト項目として設定する（ステップ
１０２）。試験開始直後においては、フェイル頻度が最
も高いテスト項目である「リークテスト」が、次に実行
されるテスト項目として設定される。

【００２０】次に、テスタプロセッサ１０は、次に実行
されるテスト項目として「コンタクトテスト」が設定さ
れたか否か（ステップ１０３）、「ＬＦテスト」設定さ
れたか否か（ステップ１０５）、「リークテスト」が設
定されたか否か（ステップ１０７）、「タイミングテス
ト」が設定されたか否か（ステップ１０９）、「メモリ
テスト」が設定されたか否か（ステップ１１１）、アナ
ログテストが設定されたか否か（ステップ１１３）を判
断する。

【００２１】上述したように次に実行するテスト項目と
して「リークテスト」が設定されている場合にはステッ
プ１０７において肯定判断がなされ、テスタプロセッサ
１０は、半導体装置１００に対してリークテストを実行
する（ステップ１０８）。例えば、テスタプロセッサ１
０からＤＣ測定部８０に対して実行指示が送られて、半
導体装置１００に対するリークテストが実行される。リ
ークテストが終了すると、次にテスタプロセッサ１０は
テスト結果がフェイルであるか否かを判定し（ステップ
１１５）、フェイルでない場合、すなわちこのテスト項
目を実行したことによっては不良個所が検出されなかっ
た場合には、上述したステップ１０２に戻って他のテス
ト項目について実行される一連の試験が継続される。

【００２２】例えば、２番目にフェイル頻度が高いテス
ト項目である「タイミングテスト」が、次に実行するテ
スト項目として設定されると（ステップ１０２）、ステ
ップ１０９において肯定判断がなされ、タイミングテス
トが実行される（ステップ１１０）。直前に実行された
テスト項目に対応するテスト結果がフェイルでない場合
には、以後同様にして、３番目にフェイル頻度が高いテ
スト項目である「メモリテスト」が、次に実行するテス
ト項目として設定されると（ステップ１０２）、ステッ
プ１１１において肯定判断がなされ、メモリテストが実
行される（ステップ１１２）。また、４番目にフェイル
頻度が高いテスト項目である「アナログテスト」が、次
に実行されるテスト項目として設定されると（ステップ
１０２）、ステップ１１３において肯定判断がなされ、
アナログテストが実行される（ステップ１１４）。ま
た、５番目にフェイル頻度が高いテスト項目である「コ
ンタクトテスト」が、次に実行されるテスト項目として
設定されると（ステップ１０２）、ステップ１０３にお
いて肯定判断がなされ、コンタクトテストが実行される
（ステップ１０４）。また、６番目にフェイル頻度が高
いテスト項目である「ＬＦテスト」が、次に実行される
テスト項目として設定されると（ステップ１０２）、ス
テップ１０５において肯定判断がなされ、ＬＦテストが
実行される（ステップ１０６）。

【００２３】このようにして全てのテスト項目の実行が
終了すると、ステップ１０２において、次に実行される
テスト項目の内容として、未実行のテスト項目が存在し
ない旨の所定のデータが設定される。したがって、上述
したステップ１０４、１０６、１０８、１１０、１１
２、１１４のそれぞれにおいて否定判断が行われ、一連
の試験動作が終了する。

【００２４】また、いずれかのテスト項目の結果がフェ
イルであった場合には上述したステップ１１５において
肯定判断がなされ、次にテスタプロセッサ１０は、フェ
イル分布データの内容を更新した後に（ステップ１１
６）、一連の試験動作が終了する。なお、テスト結果が
フェイルの場合には、試験対象となっている半導体装置
１００は不良品であり、それ以後のテスト項目を実行す
る必要がないため、いずれかのテスト項目の結果がフェ
イルになった時点で試験動作が強制的に中断され、フェ
イル分布データが更新された後に試験動作が終了する。

【００２５】このように、本実施形態の半導体試験装置
では、半導体装置１００に対して複数のテスト項目から
なる試験を実施する際に、各テスト項目の実行順番をそ
れぞれのフェイル頻度が高い順に設定している。したが
って、比較的早い順番で実行されるテスト項目において
フェイルとなる確率が高くなるため、後半に実行される
試験項目においてフェイルが発生する頻度を低減するこ
とができる。このため、一定時間内に試験できる半導体
装置１００の個数を増やすことができ、試験の効率を向
上させることができる。

【００２６】特に、各テスト項目を実行してフェイルが
発生した場合に、フェイル分布データ格納部１２に格納
されているフェイル分布データの内容がその都度更新さ
れるため、常に最新のフェイル発生状態が反映され、実
情に適合した最も効率よい順番で試験を実施することが
できる。

【００２７】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、リーク
テスト等の６種類のテスト項目からなる試験を実施する
場合を説明したが、テスト項目の数やその内容は半導体
装置１００の種類等に応じて適宜変更することができ
る。また、上述した実施形態では、異なる種類のテスト
項目毎にフェイル頻度を調べて、その実行順番を可変に
設定したが、１つのテスト項目（例えばＬＦテスト）内
の試験手順を複数のブロックに分割し、それぞれのブロ
ックの実行順番を各ブロックに対応するフェイル頻度の
高い順番に設定するようにしてもよい。あるいは、複数
（例えば２つ）のテスト項目を単位としてフェイル頻度
の比較を行って実行順番を設定するようにしてもよい。

【００２８】

【発明の効果】上述したように、本発明によれば、否定
的な結果が得られる確率が高い項目については早い順番
で試験を実施することができ、試験に要する時間を短縮
して一定時間内に試験できる半導体装置の個数を増や
し、試験の効率を向上させることができる。

【図面の簡単な説明】

【図１】本実施形態の半導体試験装置の構成を示す図で
ある。

【図２】本実施形態の半導体試験装置の動作手順を示す
流れ図である。

【図３】従来の半導体試験装置の動作手順を示す図であ
る。

【符号の説明】 １０ テスタプロセッサ １２ フェイル分布データ格納部 ２０ タイミングジェネレータ ３０ パターンジェネレータ ４０ データセレクタ ５０ フォーマットコントロール部 ６０ ピンカード ７０ デジタルコンペア部 ８０ ＤＣ測定部 ９０ デバイス電源 １００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 清木 健二 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 Ｆターム(参考） 2G003 AA07 AA08 AB05 AE01 AE06 AH01 AH02 AH04 2G032 AA07 AA09 AB02 AC03 AE10 AE12 AL00 9A001 BB05 LL05

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体装置に対して複数の項目からなる
   所定の試験を実行し、それぞれの項目毎に試験結果の良
   否判定を行う試験実行手段と、 前記複数の項目の実行順序を、否定的な試験結果が得ら
   れる頻度が高い前記項目については早く設定し、否定的
   な試験結果が得られる頻度が低い前記項目については遅
   く設定する試験実行順序設定手段と、 を備えることを特徴とする半導体試験装置の実行手順制
   御方式。
2. 【請求項２】 請求項１において、 前記複数の項目のそれぞれについて、否定的な試験結果
   が得られる頻度に関する過去の実績データを格納する実
   績データ格納手段をさらに備えており、 前記試験実行順序設定手段は、前記実績データ格納手段
   に格納されている前記実績データに基づいて、前記複数
   の項目のそれぞれに対して否定的な試験結果が得られる
   頻度を判定することを特徴とする半導体試験装置の実行
   手順制御方式。
3. 【請求項３】 請求項２において、 前記試験実行手段によって前記半導体装置に対する前記
   所定の試験が終了したときに、この試験結果に基づいて
   前記実績データ格納手段に格納されている前記実績デー
   タの内容を更新する実績データ更新手段をさらに備える
   ことを特徴とする半導体試験装置の実行手順制御方式。