JP2003098228A - 半導体試験装置、半導体試験方法、及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数種類の冗長構成を有する半導体装置の冗
長解析を行うのにあたって、冗長構成毎に解析の設定を
変更する必要がなく、テスト時間を短縮する。 【解決手段】 不良解析部１０８として、パターン比較
部１０７から送られてくる不良情報Ａを切り換えるセレ
クタ１１０と、切り換えられた不良情報を取り込み一時
的に蓄積するプリキャッチＲＡＭ１２０，１２１，１２
２，・・・（第１の記憶手段）と、これらのプリキャッチ
ＲＡＭから転送される不良情報を記憶して不良解析のた
めに使用する不良解析メモリ１３０，１３１，１３２，
・・・（第２の記憶手段）を備える。そして、各プリキャ
ッチＲＡＭと各不良解析メモリの組を、半導体装置１の
冗長構成の種類以上の複数組備え、不良情報を冗長構成
毎に切り換えて各プリキャッチＲＡＭに送出し、各不良
解析メモリにおいて不良情報を解析する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数種類の冗長
構成を備えた半導体装置、特に冗長構成の異なる複数の
メモリを搭載している半導体装置の不良情報を検出する
半導体試験装置及び半導体試験方法に関するものであ
る。

【０００２】

【従来の技術】システムＬＳＩ化された半導体装置で
は、様々なメモリ構成が搭載されているものが多く、例
えばＤＲＡＭ、ＳＲＡＭ等が１つの半導体装置に混在す
る。上記の様な場合、それぞれのメモリに対してその冗
長構成も異なったものになっている。従来、メモリを搭
載した半導体装置の冗長解析を行うのに既存の半導体試
験装置を使用してテストパターン実行中の冗長解析を行
っているが、上記の様な複数種類のメモリが搭載された
半導体装置では各メモリの冗長構成毎に解析の設定を変
更する必要があり、このことがオーバーヘッドとなって
テスト時間が長くなっている。

【０００３】図８は従来の半導体試験装置の冗長解析ユ
ニットを示す要部構成図である。図において、冗長解析
ユニットである不良解析部３００は、テストパターン走
行中に図示しないパターン比較部から送られてくる不良
情報Ａを取り込み一時的に蓄積するプリキャッチＲＡＭ
３１０と、このプリキャッチＲＡＭ３１０から転送され
る不良情報を記憶して不良解析のために使用する不良解
析メモリ３２０を備えている。そして、プリキャッチＲ
ＡＭ３１０にパターン走行中の不良情報Ａを取り込み、
パターン切替え時にプリキャッチＲＡＭ３１０の内容を
不良解析メモリ３２０に転送し、不良解析メモリ３２０
での解析は次のパターンの走行中に行うという動作（０
タイム処理と呼ばれる）を各メモリパターンで繰り返し
ている。しかしながら、従来の半導体試験装置ではプリ
キャッチＲＡＭ３１０と不良解析メモリ３２０が１組し
かなく、プリキャッチＲＡＭ３１０と不良解析メモリ３
２０を独立に設定できない。そのため、冗長構成の異な
る複数のメモリを搭載した半導体装置では解析の設定変
更時には０タイム処理ができない。

【０００４】図９は従来の不良解析処理の一例を示すフ
ロー図である。ここで、被試験装置である半導体装置は
冗長構成の異なる（冗長構成Ｒ１，Ｒ２）２つのメモリ
を備え、冗長構成Ｒ１ではパターンＰ１，Ｐ２，Ｐ３の
３パターン、冗長構成Ｒ２ではパターンＰ４，Ｐ５，Ｐ
６の３パターン、合計６種類のテストパターンで試験す
ることとする。

【０００５】まず、プリキャッチＲＡＭ３１０及び不良
解析メモリ３２０において冗長構成Ｒ１の解析の設定を
行う。次に、テストパターンＰ１の実行を行い、実行時
の不良情報をプリキャッチＲＡＭ３１０で取り込み、パ
ターンＰ１からパターンＰ２の切り換え時にプリキャッ
チＲＡＭ３１０の内容を不良解析メモリ３２０に転送す
る。不良解析メモリ３２０でのパターンＰ１の不良解析
は、パターンＰ２を実行し、実行時の不良情報をプリキ
ャッチＲＡＭ３１０に取り込んでいる時に行う（０タイ
ム処理）。

【０００６】次に、テストパターンＰ２の実行を行い、
実行時の不良情報をプリキャッチＲＡＭ３１０で取り込
み、パターンＰ２からパターンＰ３の切り換え時にプリ
キャッチＲＡＭ３１０の内容を不良解析メモリ３２０に
転送する。不良解析メモリ３２０でのパターンＰ２の不
良解析は、パターンＰ３を実行し、実行時の不良情報を
プリキャッチＲＡＭ３１０に取り込んでいる時に行う
（０タイム処理）。

【０００７】更に、テストパターンＰ３の実行を行い、
実行時の不良情報をプリキャッチＲＡＭ３１０で取り込
み、更に、プリキャッチＲＡＭ３１０の内容を不良解析
メモリ３２０に転送する。そして、不良解析メモリ３２
０でのパターンＰ３の不良解析を行った後、プリキャッ
チＲＡＭ３１０及び不良解析メモリ３２０にて冗長構成
Ｒ２の解析の設定を行う。

【０００８】その後、冗長構成Ｒ２に関するテストパタ
ーンＰ４，Ｐ５，Ｐ６の実行を行い、それぞれ不良解析
を行う。

【０００９】

【発明が解決しようとする課題】以上のように、従来、
複数種類の冗長構成を有する半導体装置の冗長解析を行
うのにあたって、冗長構成毎に解析の設定を変更する必
要があり、このことがオーバーヘッドとなってテスト時
間が長くなる問題があった。また、従来の半導体試験装
置ではプリキャッチＲＡＭと不良解析メモリが１組しか
なく、プリキャッチＲＡＭと不良解析メモリを独立に設
定できないので、複数の冗長構成を有する半導体装置で
は解析の設定変更時には０タイム処理ができない。０タ
イム処理の理想形は、一番最後に実施するテストパター
ンの解析以外は０タイム処理することなのであるが、例
えば図９の場合は、テストパターン３の解析処理と、プ
リキャッチＲＡＭと不良解析メモリの解析の設定変更に
おいて、０タイム処理ができず、この処理時間がテスト
時間のロス（Ｔloss）となる問題があった。

【００１０】この発明は、上記のような問題点を解消す
るためになされたものであり、複数種類の冗長構成を有
する半導体装置の冗長解析を行うのにあたって、冗長構
成毎に解析の設定を変更する必要がなく、テスト時間を
短縮することを目的とする。

【００１１】

【課題を解決するための手段】請求項１の発明は、複数
種類の冗長構成を備えた半導体装置の不良情報を検出す
る半導体試験装置であって、上記不良情報を取り込み一
時的に蓄積する第１の記憶手段と、上記第１の記憶手段
から転送される不良情報を記憶して不良解析のために使
用する第２の記憶手段を備え、上記第１の記憶手段及び
上記第２の記憶手段の組を、上記半導体装置の冗長構成
の種類以上の複数組持つことを特徴とする。

【００１２】請求項２の発明は、請求項１の発明におい
て、上記不良情報を上記半導体装置の冗長構成毎に切り
換えて上記第１の記憶手段に送出するセレクタを備えた
ことを特徴とする。

【００１３】請求項３の発明は、複数種類の冗長構成を
備えた半導体装置の不良情報を検出する半導体試験装置
であって、上記不良情報を取り込み一時的に蓄積する第
１の記憶手段と、上記第１の記憶手段から転送される不
良情報を記憶して不良解析のために使用する第２の記憶
手段を備え、上記第１の記憶手段を１個、上記第２の記
憶手段を上記半導体装置の冗長構成の種類以上の複数個
持つことを特徴とする。

【００１４】請求項４の発明は、請求項３の発明におい
て、上記第１の記憶手段からの不良情報を上記半導体装
置の冗長構成毎に切り換えて上記第２の記憶手段に送出
するセレクタを備えたことを特徴とする。

【００１５】請求項５の発明は、複数種類の冗長構成を
備えた半導体装置の不良情報を検出する半導体試験装置
であって、上記不良情報を取り込み一時的に蓄積する第
１の記憶手段と、上記第１の記憶手段から転送される不
良情報を記憶して不良解析のために使用する第２の記憶
手段を備え、上記第１の記憶手段及び上記第２の記憶手
段を、上記半導体装置の冗長構成の試験ごとに独立して
設定することを特徴とする。

【００１６】請求項６の発明は、複数種類の冗長構成を
備えた半導体装置の不良情報を検出する半導体試験方法
であって、上記不良情報を取り込み一時的に蓄積する第
１の記憶手段と、上記第１の記憶手段から転送される不
良情報を記憶して不良解析のために使用する第２の記憶
手段との組を、上記半導体装置の冗長構成の種類以上の
複数組備え、上記不良情報を上記半導体装置の冗長構成
毎に切り換えて上記第１の記憶手段に送出し、上記第２
の記憶手段において不良情報を解析することを特徴とす
る。

【００１７】請求項７の発明は、複数種類の冗長構成を
備えた半導体装置の不良情報を検出する半導体試験方法
であって、上記不良情報を取り込み一時的に蓄積する第
１の記憶手段を１個、上記第１の記憶手段から転送され
る不良情報を記憶して不良解析のために使用する第２の
記憶手段を上記半導体装置の冗長構成の種類以上の複数
個備え、上記第１の記憶手段からの不良情報を上記半導
体装置の冗長構成毎に切り換えて上記第２の記憶手段に
送出して不良情報の解析を行うことを特徴とする。

【００１８】請求項８の発明は、複数種類の冗長構成を
備えた半導体装置の不良情報を検出する半導体試験方法
であって、上記不良情報を取り込み一時的に蓄積する第
１の記憶手段と、上記第１の記憶手段から転送される不
良情報を記憶して不良解析のために使用する第２の記憶
手段を備え、上記第１の記憶手段及び上記第２の記憶手
段を、上記半導体装置の冗長構成の試験ごとに独立して
設定して不良情報の転送及び不良情報の解析を行うこと
を特徴とする。

【００１９】請求項９の発明は、請求項６から請求項８
の半導体試験方法によって試験された半導体装置であ
る。

【００２０】

【発明の実施の形態】実施の形態１．図１はこの発明に
よる半導体試験装置の概要を示すブロック構成図であ
る。図において、半導体試験装置１００は、制御部１０
１、タイミング発生部１０２、パターン発生部１０３、
波形整形部１０４、ドライバ１０５、レベル比較器１０
６、パターン比較部１０７、不良解析部１０８より主要
構成されている。また、テストボード１０は、上記半導
体試験装置１００に電気的に接続され、被試験装置であ
る半導体装置１がセットされる。

【００２１】半導体試験装置１００の制御部１０１は、
ＣＰＵ（中央演算処理）等のコンピュータシステムによ
り構成され、テストプログラムに従ってメモリを搭載し
た半導体装置１のテストを実行制御する。タイミング発
生部１０２は、半導体装置１をテストするための基準信
号を発生するものであり、テスト信号の周期、クロック
パルスの立上がり、立下がりのタイミングを発生する。
パターン発生部１０３は、テスト用のパターン信号を発
生するものであり、本発明の場合はメモリＬＳＩ用のテ
ストパターンを発生する。なお、論理ＬＳＩ用のテスト
パターンを発生することもできる。波形整形部１０４
は、パターン発生部１０３から発生される論理“１”，
“０”のテストパターンをタイミング発生部１０２から
のタイミングエッジによって所定の波形モードに整形す
る。ドライバ１０５は、波形整形部１０４で波形整形さ
れたテストパターンを、テストボード１０に搭載された
半導体装置１に供給するもので、図示しない論理振幅基
準電圧源で設定した振幅値を持った波形に電圧増幅す
る。レベル比較器１０６は、半導体装置１から出力され
るテスト出力信号を、図示しない比較基準電圧源で設定
した基準電圧と比較し、所定の論理レベル（Ｈレベルの
電圧、Ｌレベルの電圧）を有しているか判定する。パタ
ーン比較部１０７は、レベル比較器１０６からの出力パ
ターンをパターン発生器１０３から送出する期待値パタ
ーンと比較する。期待値としては、論理“１”，
“０”，高インピーダンス状態がある。比較はタイミン
グ発生部１０２からのストローブ信号のタイミングに基
づいて行われる。不良解析部１０８は、パターン比較部
１０７で半導体装置１からの出力パターンと期待値パタ
ーンが不一致の場合、その読み出したアドレスのメモリ
セルに不良があるものと判定し、不良発生毎に不良発生
アドレスとその時のテストパターンを記憶して解析す
る。

【００２２】図２は実施の形態１による不良解析部１０
８の一部を示すブロック構成図である。図において、不
良解析部１０８は、パターン比較部１０７から送られて
くる不良情報Ａを切り換えるセレクタ１１０と、切り換
えられた不良情報を取り込み一時的に蓄積するプリキャ
ッチＲＡＭ１２０，１２１，１２２，・・・（第１の記憶
手段）と、これらのプリキャッチＲＡＭから転送される
不良情報を記憶して不良解析のために使用する不良解析
メモリ１３０，１３１，１３２，・・・（第２の記憶手
段）を備えている。そして、上述の各プリキャッチＲＡ
Ｍと各不良解析メモリの組を、被試験装置である半導体
装置１の冗長構成の種類以上の複数組備える。また、上
記セレクタ１１０は、テストパターン実行時に半導体装
置１の冗長構成毎にプリキャッチＲＡＭへのパスを切り
換えてテストを行うもので、冗長構成毎にパスを切り換
える情報としてパターン発生部１０３が発生するアドレ
ス等の情報Ｂを使用する。

【００２３】図３は実施の形態１による不良解析処理の
一例を示すフロー図である。ここで、被試験装置である
半導体装置１は種類の異なる冗長構成Ｒ１とＲ２を備
え、冗長構成Ｒ１ではパターンＰ１，Ｐ２，Ｐ３の３パ
ターン、冗長構成Ｒ２ではパターンＰ４，Ｐ５，Ｐ６の
３パターン、合計６種類のテストパターンで試験するこ
ととする。まず最初に、１組目のプリキャッチＲＡＭ１
２０及び不良解析メモリ１３０に冗長構成Ｒ１の解析の
設定を行い、２組目のプリキャッチＲＡＭ１２１及び不
良解析メモリ１３１に冗長構成Ｒ２の解析の設定を行
う。また、セレクタ１１０において、不良情報の取り込
み先（パス）を冗長構成Ｒ１用のプリキャッチＲＡＭ１
２０に切り換えておく。

【００２４】次に、半導体試験装置１００によりテスト
パターンの実行を行い、パターンＰ１の実行時の不良情
報をプリキャッチＲＡＭ１２０で取り込み、パターンＰ
１からパターンＰ２の切り換え時にプリキャッチＲＡＭ
１２０の内容を不良解析メモリ１３０に転送する。不良
解析メモリ１３０でのパターンＰ１の不良解析は、パタ
ーンＰ２を実行し、実行時の不良情報をプリキャッチＲ
ＡＭ１２０に取り込んでいる時に行う（０タイム処
理）。

【００２５】そして、テストパターンＰ２の実行を行
い、パターンＰ２の実行時の不良情報をプリキャッチＲ
ＡＭ１２０で取り込み、パターンＰ２からパターンＰ３
の切り換え時にプリキャッチＲＡＭ１２０の内容を不良
解析メモリ１３０に転送する。不良解析メモリ１３０で
のパターンＰ２の不良解析は、パターンＰ３を実行し、
実行時の不良情報をプリキャッチＲＡＭ１２０に取り込
んでいる時に行う（０タイム処理）。

【００２６】更に、テストパターンＰ３を実行し、実行
時の不良情報をプリキャッチＲＡＭ１２０で取り込み終
えると、セレクタ１１０は不良情報の取り込み先（パ
ス）を冗長構成Ｒ２用のプリキャッチＲＡＭ１２１に切
り換える。そして、冗長構成Ｒ２に対するパターンＰ４
を実行し、実行時の不良情報をプリキャッチＲＡＭ１２
１で取り込む。そして、不良解析メモリ１３０でのパタ
ーンＰ３の不良解析は、パターンＰ４実行時の不良情報
をプリキャッチＲＡＭ１２１に取り込んでいる時に行う
（０タイム処理）。

【００２７】以降、同様にして冗長構成Ｒ２に関するテ
ストパターンＰ４，Ｐ５，Ｐ６の実行を行い、それぞれ
の不良解析を行う。

【００２８】以上のように実施の形態１によれば、複数
種類の冗長構成を備えた半導体装置の不良情報を検出す
るにあたって、不良情報を取り込み一時的に蓄積するプ
リキャッチＲＡＭと、プリキャッチＲＡＭから転送され
る不良情報を記憶して不良解析のために使用する不良解
析メモリの組を、冗長構成の種類以上の複数組持つよう
にしたので、冗長構成毎に解析の設定を変更する必要が
なく、テスト時間を短縮することができる。すなわち、
冗長構成毎に解析の設定変更を行わないので、図３の例
に挙げたパターン３の解析もパターン４の走行中に０タ
イム処理可能となり、テスト時間ロスをなくすことがで
き、０タイム処理の理想的なフローにすることができ
る。更に、セレクタには冗長構成の切り換え情報として
パターン発生部で生じるアドレス等の情報を用いるの
で、解析の設定変更に伴うテスト時間ロスをなくすこと
ができる。

【００２９】実施の形態２．図４は実施の形態２による
冗長解析ユニットである不良解析部の一部を示すブロッ
ク構成図である。図において、不良解析部１０８は、パ
ターン比較部１０７から送られてくる不良情報Ａを取り
込み一時的に蓄積するプリキャッチＲＡＭ１２３（第１
の記憶手段）と、プリキャッチＲＡＭ１２３からの不良
情報を切り換えるセレクタ１１１と、切り換えられて転
送される不良情報を記憶して不良解析のために使用する
不良解析メモリ１３３，１３４，１３５，・・・（第２の
記憶手段）を備えている。上記セレクタ１１１は、テス
トパターン実行時に半導体装置１の冗長構成毎に不良解
析メモリへのパスを切り換えてテストを行うもので、冗
長構成毎にパスを切り換える情報としてパターン発生部
１０３が発生するアドレス等の情報Ｂを使用する。

【００３０】図５は実施の形態２による不良解析処理の
一例を示すフロー図である。ここで、被試験装置である
半導体装置１は種類の異なる冗長構成Ｒ１とＲ２を備
え、冗長構成Ｒ１ではパターンＰ１，Ｐ２，Ｐ３の３パ
ターン、冗長構成Ｒ２ではパターンＰ４，Ｐ５，Ｐ６の
３パターン、合計６種類のテストパターンで試験するこ
ととする。まず最初に、プリキャッチＲＡＭ１２３及び
不良解析メモリ１３３に冗長構成Ｒ１の解析の設定を行
い、不良解析メモリ１３４に冗長構成Ｒ２の解析の設定
を行う。また、セレクタ１１０において、不良情報の取
り込み先（パス）を冗長構成Ｒ１用の不良解析メモリ１
３３に切り換えておく。

【００３１】次に、半導体試験装置１００によりテスト
パターンの実行を行い、パターンＰ１の実行時の不良情
報をプリキャッチＲＡＭ１２３で取り込み、パターンＰ
１からパターンＰ２の切り換え時にプリキャッチＲＡＭ
１２３の内容を不良解析メモリ１３３に転送する。不良
解析メモリ１３３でのパターンＰ１の不良解析は、パタ
ーンＰ２を実行し、実行時の不良情報をプリキャッチＲ
ＡＭ１２３に取り込んでいる時に行う（０タイム処
理）。

【００３２】そして、テストパターンＰ２の実行を行
い、パターンＰ２の実行時の不良情報をプリキャッチＲ
ＡＭ１２３で取り込み、パターンＰ２からパターンＰ３
の切り換え時にプリキャッチＲＡＭ１２３の内容を不良
解析メモリ１３３に転送する。不良解析メモリ１３３で
のパターンＰ２の不良解析は、パターンＰ３を実行し、
実行時の不良情報をプリキャッチＲＡＭ１２３に取り込
んでいる時に行う（０タイム処理）。

【００３３】更に、テストパターンＰ３を実行し、実行
時の不良情報をプリキャッチＲＡＭ１２３で取り込み終
えると、プリキャッチＲＡＭ１２３の内容を不良解析メ
モリ１３３に転送する。その後、プリキャッチＲＡＭ１
２３の解析の設定を冗長構成Ｒ１から冗長構成Ｒ２に変
更すると共に、セレクタ１１１の不良情報の取り込み先
（パス）を冗長構成Ｒ２用の不良解析メモリ１３４に切
り換える。不良解析メモリ１３３でのパターンＰ３の不
良解析は、パターンＰ４を実行し、実行時の不良情報を
プリキャッチＲＡＭ１２３に取り込んでいる時に行う
（０タイム処理）。

【００３４】以降、同様にして冗長構成Ｒ２に関するテ
ストパターンＰ４，Ｐ５，Ｐ６の実行を行い、それぞれ
の不良解析を行う。

【００３５】以上のように実施の形態２によれば、複数
種類の冗長構成を備えた半導体装置の不良情報を検出す
るにあたって、不良情報を取り込み一時的に蓄積するプ
リキャッチＲＡＭを１個、プリキャッチＲＡＭから転送
される不良情報を記憶して不良解析のために使用する不
良解析メモリを、冗長構成の種類以上の複数個持つよう
にしたので、冗長構成毎に解析の設定を変更する必要が
なく、テスト時間を短縮することができる。実施の形態
１の構成に対して、冗長構成の解析の設定変更の際にプ
リキャッチＲＡＭの設定が必要になるが、不良解析メモ
リの設定はロット処理の初回に１回行えばよいので、設
定変更によるテスト時間ロスは少なくすることができ
る。また、不良解析メモリは冗長構成の種類以上の数が
あるので、図５の例に挙げたパターン３の解析もパター
ン４の走行中に０タイム処理可能となり、テスト時間ロ
スをなくすことができる。

【００３６】実施の形態３．図６は実施の形態３による
冗長解析ユニットである不良解析部の一部を示すブロッ
ク構成図である。図において、不良解析部１０８は、パ
ターン比較部１０７から送られてくる不良情報Ａを取り
込み一時的に蓄積するプリキャッチＲＡＭ１２４（第１
の記憶手段）と、プリキャッチＲＡＭ１２４から転送さ
れる不良情報を記憶して不良解析のために使用する不良
解析メモリ１３６（第２の記憶手段）を備えている。そ
して、上記プリキャッチＲＡＭ１２４と不良解析メモリ
１３６の設定は、従来例（図８）と異なり、それぞれ独
立に設定することができる。

【００３７】図７は実施の形態３による不良解析処理の
一例を示すステップ図である。ここで、プリキャッチＲ
ＡＭ１２４と不良解析メモリ１３６の解析の設定切り換
えを、図のような４つのフェーズに分けて説明する。な
お、冗長構成１及び２の切り換えに関係しない、パター
ン１，２及びパターン５，６は従来の図９のステップで
説明したのと同じである。なお、被試験装置である半導
体装置１は種類の異なる冗長構成Ｒ１とＲ２を備え、冗
長構成Ｒ１ではパターンＰ１，Ｐ２，Ｐ３の３パター
ン、冗長構成Ｒ２ではパターンＰ４，Ｐ５，Ｐ６の３パ
ターン、合計６種類のテストパターンで試験することと
する。

【００３８】ｐｈａｓｅ１では、半導体装置１の冗長構
成１に対して、テストパターンＰ３を実行し、実行時の
不良情報をプリキャッチＲＡＭ１２４で取り込む。ｐｈ
ａｓｅ２では、プリキャッチＲＡＭ１２４の内容を不良
解析メモリ１３６に転送し、不良解析メモリ１３６にお
いてパターン３走行時の不良解析を行う。ｐｈａｓｅ３
では、プリキャッチＲＡＭ１２４のみの解析の設定変更
を行って冗長構成２のパターン４走行時の不良情報を取
り込む。その間、不良解析メモリ１３６では冗長構成１
で転送された分の解析を０タイム処理で行う。ｐｈａｓ
ｅ４では、不良解析メモリ１３６の解析の設定の変更を
行い、ｐｈａｓｅ３でプリキャッチＲＡＭ１２４に取り
込まれた不良情報を転送する。このように、従来方式の
テスタと同等のシステム構成で０タイム処理を可能とす
る構成である。

【００３９】以上のように実施の形態３によれば、プリ
キャッチＲＡＭの設定と解析メモリの設定を独立して変
更することにより、テスト時間を短縮することができ
る。すなわち、図７の例において、パターン３の解析も
０タイム解析が可能となる。この方法では、解析の設定
変更は異なる冗長構成テスト毎に設定が必要となるの
で、実施の形態１及び実施の形態２ほどの時間ロス削減
の効果はないが、０タイム処理が可能となるので全体と
してテスト時間を少なくする効果はある。

【００４０】

【発明の効果】請求項１，２，６，９の発明によれば、
複数種類の冗長構成を備えた半導体装置の不良情報を検
出するにあたって、不良情報を取り込み一時的に蓄積す
る第１の記憶手段と、第１の記憶手段から転送される不
良情報を記憶して不良解析のために使用する第２の記憶
手段の組を、冗長構成の種類以上の複数組持つようにし
たので、冗長構成毎に解析の設定を変更する必要がな
く、テスト時間を短縮することができる。

【００４１】請求項３，４，７，９の発明によれば、複
数種類の冗長構成を備えた半導体装置の不良情報を検出
するにあたって、不良情報を取り込み一時的に蓄積する
第１の記憶手段を１個、第１の記憶手段から転送される
不良情報を記憶して不良解析のために使用する第２の記
憶手段を、冗長構成の種類以上の複数個持つようにした
ので、冗長構成毎に解析の設定を変更する必要がなく、
テスト時間を短縮することができる。

【００４２】請求項５，８，９の発明によれば、第１の
記憶手段の設定と第２の記憶手段との設定を独立して変
更することにより、テスト時間を短縮することができ
る。

【図面の簡単な説明】

【図１】 この発明による半導体試験装置の概要を示す
ブロック構成図である。

【図２】 この発明の実施の形態１による不良解析部の
一部を示すブロック構成図である。

【図３】 この発明の実施の形態１による不良解析処理
の一例を示すフロー図である。

【図４】 この発明の実施の形態２による不良解析部の
一部を示すブロック構成図である。

【図５】 この発明の実施の形態２による不良解析処理
の一例を示すフロー図である。

【図６】 この発明の実施の形態３による不良解析部の
一部を示すブロック構成図である。

【図７】 この発明の実施の形態３による不良解析処理
の一例を示すステップ図である。

【図８】 従来の半導体試験装置の不良解析部を示す要
部構成図である。

【図９】 従来の不良解析処理の一例を示すフロー図で
ある。

【符号の説明】 １ 半導体装置、１００ 半導体試験装置、１０１ 制
御部、１０２ タイミング発生部、１０３ パターン発
生部、１０４ 波形整形部、１０５ ドライバ、１０６
レベル比較器、１０７ パターン比較部、１０８ 不
良解析部、１１０，１１１ セレクタ、１２０〜１２４
プリキャッチＲＡＭ（第１の記憶手段）、１３０〜１
３６ 不良解析メモリ（第２の記憶手段）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 東川 新浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AC03 AE06 AE08 AE14 AE18 AE19 AE23 AG01 AG11 AL06 AL09 5L106 AA01 AA02 DD24 DD25 GG05

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験装置であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段と、上記第１の記憶手段から転送される不良情報を記
   憶して不良解析のために使用する第２の記憶手段を備
   え、 上記第１の記憶手段及び上記第２の記憶手段の組を、上
   記半導体装置の冗長構成の種類以上の複数組持つことを
   特徴とする半導体試験装置。
2. 【請求項２】 上記不良情報を上記半導体装置の冗長構
   成毎に切り換えて上記第１の記憶手段に送出するセレク
   タを備えたことを特徴とする請求項１に記載の半導体試
   験装置。
3. 【請求項３】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験装置であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段と、上記第１の記憶手段から転送される不良情報を記
   憶して不良解析のために使用する第２の記憶手段を備
   え、 上記第１の記憶手段を１個、上記第２の記憶手段を上記
   半導体装置の冗長構成の種類以上の複数個持つことを特
   徴とする半導体試験装置。
4. 【請求項４】 上記第１の記憶手段からの不良情報を上
   記半導体装置の冗長構成毎に切り換えて上記第２の記憶
   手段に送出するセレクタを備えたことを特徴とする請求
   項３に記載の半導体試験装置。
5. 【請求項５】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験装置であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段と、上記第１の記憶手段から転送される不良情報を記
   憶して不良解析のために使用する第２の記憶手段を備
   え、 上記第１の記憶手段及び上記第２の記憶手段を、上記半
   導体装置の冗長構成の試験ごとに独立して設定すること
   を特徴とする半導体試験装置。
6. 【請求項６】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験方法であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段と、上記第１の記憶手段から転送される不良情報を記
   憶して不良解析のために使用する第２の記憶手段との組
   を、上記半導体装置の冗長構成の種類以上の複数組備
   え、 上記不良情報を上記半導体装置の冗長構成毎に切り換え
   て上記第１の記憶手段に送出し、上記第２の記憶手段に
   おいて不良情報を解析することを特徴とする半導体試験
   方法。
7. 【請求項７】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験方法であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段を１個、上記第１の記憶手段から転送される不良情報
   を記憶して不良解析のために使用する第２の記憶手段を
   上記半導体装置の冗長構成の種類以上の複数個備え、 上記第１の記憶手段からの不良情報を上記半導体装置の
   冗長構成毎に切り換えて上記第２の記憶手段に送出して
   不良情報の解析を行うことを特徴とする請求項３に記載
   の半導体試験方法。
8. 【請求項８】 複数種類の冗長構成を備えた半導体装置
   の不良情報を検出する半導体試験方法であって、 上記不良情報を取り込み一時的に蓄積する第１の記憶手
   段と、上記第１の記憶手段から転送される不良情報を記
   憶して不良解析のために使用する第２の記憶手段を備
   え、 上記第１の記憶手段及び上記第２の記憶手段を、上記半
   導体装置の冗長構成の試験ごとに独立して設定して不良
   情報の転送及び不良情報の解析を行うことを特徴とする
   半導体試験方法。
9. 【請求項９】 請求項６から請求項８のいずれか１項に
   記載の半導体試験方法によって試験された半導体装置。