JP2000243916A - 半導体装置 - Google Patents
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- JP2000243916A JP2000243916A JP11046794A JP4679499A JP2000243916A JP 2000243916 A JP2000243916 A JP 2000243916A JP 11046794 A JP11046794 A JP 11046794A JP 4679499 A JP4679499 A JP 4679499A JP 2000243916 A JP2000243916 A JP 2000243916A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 この発明は、テスト時間の短縮化ならびにテ
ストピン数の少ピン化を達成することを課題とする。 【解決手段】 この発明は、同一機能を有する複数の機
能モジュール2-1〜2-4のテスト入力ならびにテスト出力
を共通化し、任意に選択された機能モジュールのテスト
を同時かつ並行して行い、任意の１つの機能モジュール
のテスト結果と他の機能モジュールのテスト結果との比
較結果に基づいて機能モジュールを含む半導体装置のパ
ス／フェールを判定するように構成される。
ストピン数の少ピン化を達成することを課題とする。 【解決手段】 この発明は、同一機能を有する複数の機
能モジュール2-1〜2-4のテスト入力ならびにテスト出力
を共通化し、任意に選択された機能モジュールのテスト
を同時かつ並行して行い、任意の１つの機能モジュール
のテスト結果と他の機能モジュールのテスト結果との比
較結果に基づいて機能モジュールを含む半導体装置のパ
ス／フェールを判定するように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、同一機能を有する
複数の機能モジュールを備えた半導体装置に関する。
複数の機能モジュールを備えた半導体装置に関する。
【０００２】
【従来の技術】従来システムプロセッサに多く見られる
ように、同一機能を有する回路（以下、機能モジュール
と呼ぶ）、例えば同一機能のＣＰＵを複数搭載している
半導体装置は少なくない。これらの半導体装置の複数の
機能モジュールを合理的にテストする方法として、従来
では以下に示す２つの方法が取られていた。
ように、同一機能を有する回路（以下、機能モジュール
と呼ぶ）、例えば同一機能のＣＰＵを複数搭載している
半導体装置は少なくない。これらの半導体装置の複数の
機能モジュールを合理的にテストする方法として、従来
では以下に示す２つの方法が取られていた。
【０００３】第１の方法は、同じテストをその機能モジ
ュール数分繰り返し行う方法である。この方法の長所
は、それぞれの機能モジュール毎にテストを繰り返し行
うため、機能モジュールの個数に関係なくテスト入力、
テスト出力の外部入出力ピンを共有することができる点
にある。ゆえに、外部ピンの少数化を図ることができ
る。一方短所は、テストの繰り返し数分だけテスト時間
が長くなるという点であり、機能モジュール数が増える
と多くのテスト時間がかかることになる。
ュール数分繰り返し行う方法である。この方法の長所
は、それぞれの機能モジュール毎にテストを繰り返し行
うため、機能モジュールの個数に関係なくテスト入力、
テスト出力の外部入出力ピンを共有することができる点
にある。ゆえに、外部ピンの少数化を図ることができ
る。一方短所は、テストの繰り返し数分だけテスト時間
が長くなるという点であり、機能モジュール数が増える
と多くのテスト時間がかかることになる。
【０００４】第２の方法は、テストを並列に行う方法で
ある。この方法の長所は、機能モジュールの個数に関係
なく全体のテスト時間が機能モジュール１個分のテスト
時間で済み、先の方法に比べてテスト時間が短かくなる
という点である。一方短所は、同時に複数の機能モジュ
ールの入出力が必要になるため、機能モジュールの個数
に応じてテスト入出力ピンの数が増加してしまう点であ
る。
ある。この方法の長所は、機能モジュールの個数に関係
なく全体のテスト時間が機能モジュール１個分のテスト
時間で済み、先の方法に比べてテスト時間が短かくなる
という点である。一方短所は、同時に複数の機能モジュ
ールの入出力が必要になるため、機能モジュールの個数
に応じてテスト入出力ピンの数が増加してしまう点であ
る。
【０００５】例えば、図５に示すように、同一機能を有
する４つの機能モジュールＭ１〜Ｍ４を含む半導体装置
において、それぞれの機能モジュールＭ１〜Ｍ４に対し
てテスト入力１〜４、テスト出力１〜４が必要となり、
それぞれのテスト入力１〜４、テスト出力１〜４に対応
してテスト入出力ピンが必要になる。したがって、この
方法にあっては、それぞれの機能モジュールのテストに
かかるテスト時間、ならびに入出力ピン数が少ない場合
はそれほど大きな問題とはならないが、複雑な機能の機
能モジュールを多数搭載した場合等は、必要なテスト時
間、入出力ピン数が膨大になり、大きな問題となってい
た。
する４つの機能モジュールＭ１〜Ｍ４を含む半導体装置
において、それぞれの機能モジュールＭ１〜Ｍ４に対し
てテスト入力１〜４、テスト出力１〜４が必要となり、
それぞれのテスト入力１〜４、テスト出力１〜４に対応
してテスト入出力ピンが必要になる。したがって、この
方法にあっては、それぞれの機能モジュールのテストに
かかるテスト時間、ならびに入出力ピン数が少ない場合
はそれほど大きな問題とはならないが、複雑な機能の機
能モジュールを多数搭載した場合等は、必要なテスト時
間、入出力ピン数が膨大になり、大きな問題となってい
た。
【０００６】
【発明が解決しようとする課題】以上説明したように、
半導体装置に含まれる同一機能を有する複数の機能モジ
ュールをテストする従来の方法にあっては、テスト用入
出力ピンの個数は少なくて済むがテスト時間がかかる、
あるいはテスト時間は短くなるがテスト用入出力ピンが
増えるといった不具合を招いており、それぞれの短所を
回避してそれぞれの長所だけを共に満足させることはで
きなかった。
半導体装置に含まれる同一機能を有する複数の機能モジ
ュールをテストする従来の方法にあっては、テスト用入
出力ピンの個数は少なくて済むがテスト時間がかかる、
あるいはテスト時間は短くなるがテスト用入出力ピンが
増えるといった不具合を招いており、それぞれの短所を
回避してそれぞれの長所だけを共に満足させることはで
きなかった。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、テスト時間の
短縮化ならびにテストピン数の少ピン化を達成した同一
機能を有する複数の機能モジュールを含む半導体装置を
提供することにある。
たものであり、その目的とするところは、テスト時間の
短縮化ならびにテストピン数の少ピン化を達成した同一
機能を有する複数の機能モジュールを含む半導体装置を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、半導体装置に含まれる同一
機能を有する複数の機能モジュールをテストする際、テ
スト入力端子を介してテスト入力を受けて、入力選択信
号にしたがってテスト入力を供給する前記機能モジュー
ルを選択するテストモジュール選択回路と、前記テスト
モジュール選択回路からテスト入力を受けて、前記機能
モジュールのテストが同時かつ並行して行われ同時にテ
ストが終了してテスト結果が出力されるように、前記テ
ストモジュール選択回路により選択された機能モジュー
ルにテスト入力を同期して供給する同期入力回路と、前
記同期入力回路によりテスト入力が与えられた前記機能
モジュールで同時かつ並行して行われたテストの結果を
受けて、出力選択信号にしたがっていずれか１つのテス
ト結果を選択する出力モジュール選択回路と、前記機能
モジュールで行われたテストの結果を受けて、テスト結
果を比較して一致／不一致を判別し、判別結果を比較結
果出力端子を介して出力する比較回路とを有することを
特徴とする。
に、請求項１記載の発明は、半導体装置に含まれる同一
機能を有する複数の機能モジュールをテストする際、テ
スト入力端子を介してテスト入力を受けて、入力選択信
号にしたがってテスト入力を供給する前記機能モジュー
ルを選択するテストモジュール選択回路と、前記テスト
モジュール選択回路からテスト入力を受けて、前記機能
モジュールのテストが同時かつ並行して行われ同時にテ
ストが終了してテスト結果が出力されるように、前記テ
ストモジュール選択回路により選択された機能モジュー
ルにテスト入力を同期して供給する同期入力回路と、前
記同期入力回路によりテスト入力が与えられた前記機能
モジュールで同時かつ並行して行われたテストの結果を
受けて、出力選択信号にしたがっていずれか１つのテス
ト結果を選択する出力モジュール選択回路と、前記機能
モジュールで行われたテストの結果を受けて、テスト結
果を比較して一致／不一致を判別し、判別結果を比較結
果出力端子を介して出力する比較回路とを有することを
特徴とする。
【０００９】請求項２記載の発明は、半導体装置に含ま
れる同一機能を有する複数の機能モジュールをテストす
る際、テスト入力端子を介してテスト入力を受けて、入
力選択信号にしたがってテスト入力を供給する前記機能
モジュールを選択するテストモジュール選択回路と、前
記テストモジュール選択回路からテスト入力を受けて、
前記機能モジュールのテストが同時かつ並行して行われ
同時にテストが終了してテスト結果が出力されるよう
に、前記テストモジュール選択回路により選択された機
能モジュールにテスト入力を同期して供給する同期入力
回路と、前記同期入力回路によりテスト入力が与えられ
た前記機能モジュールで同時かつ並行して行われたテス
トの結果を受けて、テスト結果を保持し、出力選択信号
にしたがって保持したテスト結果を選択出力する出力モ
ジュール選択回路と、前記出力モジュール選択回路で保
持されたテスト結果を受けて、ＩＣテスタにより合格と
判定されたテスト結果と合否未判定のテスト結果を比較
して一致／不一致を判別し、判別結果ならびにＩＣテス
タにおける合否の判定結果を比較結果出力端子を介して
出力する比較回路とを有することを特徴とする。
れる同一機能を有する複数の機能モジュールをテストす
る際、テスト入力端子を介してテスト入力を受けて、入
力選択信号にしたがってテスト入力を供給する前記機能
モジュールを選択するテストモジュール選択回路と、前
記テストモジュール選択回路からテスト入力を受けて、
前記機能モジュールのテストが同時かつ並行して行われ
同時にテストが終了してテスト結果が出力されるよう
に、前記テストモジュール選択回路により選択された機
能モジュールにテスト入力を同期して供給する同期入力
回路と、前記同期入力回路によりテスト入力が与えられ
た前記機能モジュールで同時かつ並行して行われたテス
トの結果を受けて、テスト結果を保持し、出力選択信号
にしたがって保持したテスト結果を選択出力する出力モ
ジュール選択回路と、前記出力モジュール選択回路で保
持されたテスト結果を受けて、ＩＣテスタにより合格と
判定されたテスト結果と合否未判定のテスト結果を比較
して一致／不一致を判別し、判別結果ならびにＩＣテス
タにおける合否の判定結果を比較結果出力端子を介して
出力する比較回路とを有することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
実施形態を説明する。
【００１１】図１は本発明の一実施形態に係る半導体装
置の構成を示す図である。
置の構成を示す図である。
【００１２】図１において、この実施形態における半導
体装置は、半導体装置１に含まれる同一機能を有する４
つの例えばＣＰＵ等の機能モジュール2-1〜2-4のテスト
を同時かつ並行して行い、機能モジュール2-1〜2-4の良
（４つの機能モジュール2-1〜2-4が全てテストにパスし
た場合とする）／不良（少なくとも１つの機能モジュー
ル2-1〜2-4がテストにフェールした場合とする）を判定
するものであり、テストモジュール選択回路３、同期入
力回路４、外部出力モジュール選択回路５、テスト結果
比較回路６を有し、テストモジュール選択回路３、同期
入力回路４外部出力モジュール選択回路５及びテスト結
果比較回路６は半導体装置１内部に含まれている。
体装置は、半導体装置１に含まれる同一機能を有する４
つの例えばＣＰＵ等の機能モジュール2-1〜2-4のテスト
を同時かつ並行して行い、機能モジュール2-1〜2-4の良
（４つの機能モジュール2-1〜2-4が全てテストにパスし
た場合とする）／不良（少なくとも１つの機能モジュー
ル2-1〜2-4がテストにフェールした場合とする）を判定
するものであり、テストモジュール選択回路３、同期入
力回路４、外部出力モジュール選択回路５、テスト結果
比較回路６を有し、テストモジュール選択回路３、同期
入力回路４外部出力モジュール選択回路５及びテスト結
果比較回路６は半導体装置１内部に含まれている。
【００１３】各機能モジュール2-1〜2-4への入力は、共
通の入力ピンからテストモジュール選択回路３、同期入
力回路４を介して供給される。テストモジュール選択回
路３は、入力ピンからの入力が供給される機能モジュー
ル2-1〜2-4を選択する。機能モジュール2-1〜2-4の選択
は、入力モジュール選択ピンから与えられる入力選択信
号により外部から指示される。ここで、選択したモジュ
ール数をｎとする。同期入力回路４は、テストモジュー
ル選択回路３からの指示を受けて、選択されたｎ個の機
能モジュールに対して同期をとった入力を供給する。な
お、ｎ＞１の場合は同期をとるが、ｎ＝１の場合は同期
をとる必要がないためとらない。同期入力に対する出力
が各機能モジュール2-1〜2-4から同タイミングで出力さ
れ、外部出力モジュール選択回路５を介してテスト結果
比較回路６に与えられる。
通の入力ピンからテストモジュール選択回路３、同期入
力回路４を介して供給される。テストモジュール選択回
路３は、入力ピンからの入力が供給される機能モジュー
ル2-1〜2-4を選択する。機能モジュール2-1〜2-4の選択
は、入力モジュール選択ピンから与えられる入力選択信
号により外部から指示される。ここで、選択したモジュ
ール数をｎとする。同期入力回路４は、テストモジュー
ル選択回路３からの指示を受けて、選択されたｎ個の機
能モジュールに対して同期をとった入力を供給する。な
お、ｎ＞１の場合は同期をとるが、ｎ＝１の場合は同期
をとる必要がないためとらない。同期入力に対する出力
が各機能モジュール2-1〜2-4から同タイミングで出力さ
れ、外部出力モジュール選択回路５を介してテスト結果
比較回路６に与えられる。
【００１４】外部出力モジュール選択回路５は、複数の
機能モジュール2-1〜2-4の１つを選択し、選択された機
能モジュール2-1〜2-4からの出力を半導体装置１の出力
ピンから出力する。出力ピンはＩＣテスタ７に接続され
る。なお、図１では機能モジュール2-1 が選択された例
を示したが、いずれの機能モジュール2-1〜2-4も選択す
ることができる。機能モジュール2-1〜2-4の選択は、出
力モジュール選択ピンに与えられる出力選択信号により
外部から指示される。なお、ｎ＞１の場合は、出力選択
信号の指示に従うが、ｎ＝１の場合は、入力選択信号の
指示に従う。この理由は、ｎ＝１の場合は、その機能モ
ジュールしかテストされていないため、他の機能モジュ
ールからの出力がないためである。テスト結果比較回路
６は、複数の機能モジュール2-1〜2-4の出力の一致／不
一致を検出し、その結果を半導体装置１の比較結果出力
ピンを介して出力する。一致／不一致のみの判定なの
で、比較結果出力ピンは１ピンで構成される。なお、ｎ
＞１の場合は比較を行うが、ｎ＝１の場合は何も行わな
い。この理由は、ｎ＝１の時、その機能モジュールしか
テストされていないため、比較を行う必要がないためで
ある。
機能モジュール2-1〜2-4の１つを選択し、選択された機
能モジュール2-1〜2-4からの出力を半導体装置１の出力
ピンから出力する。出力ピンはＩＣテスタ７に接続され
る。なお、図１では機能モジュール2-1 が選択された例
を示したが、いずれの機能モジュール2-1〜2-4も選択す
ることができる。機能モジュール2-1〜2-4の選択は、出
力モジュール選択ピンに与えられる出力選択信号により
外部から指示される。なお、ｎ＞１の場合は、出力選択
信号の指示に従うが、ｎ＝１の場合は、入力選択信号の
指示に従う。この理由は、ｎ＝１の場合は、その機能モ
ジュールしかテストされていないため、他の機能モジュ
ールからの出力がないためである。テスト結果比較回路
６は、複数の機能モジュール2-1〜2-4の出力の一致／不
一致を検出し、その結果を半導体装置１の比較結果出力
ピンを介して出力する。一致／不一致のみの判定なの
で、比較結果出力ピンは１ピンで構成される。なお、ｎ
＞１の場合は比較を行うが、ｎ＝１の場合は何も行わな
い。この理由は、ｎ＝１の時、その機能モジュールしか
テストされていないため、比較を行う必要がないためで
ある。
【００１５】次に、上記構成におけるこの実施形態の動
作について説明する。
作について説明する。
【００１６】まず、同時にテストを行う機能モジュール
2-1〜2-4を選択する。ここでは、機能モジュール2-1〜2
-4すべてを同時にテストするように、入力選択信号によ
り入力モジュール選択回路３に指示される。なお、ここ
で同時にテストする機能モジュール数は自由に選択して
よい。さらに、出力ピンを介してＩＣテスタ７にテスト
結果を出力する機能モジュール2-1〜2-4を選択する。こ
こでは、機能モジュール2-1 を選択するよう、出力モジ
ュール選択ピンを介して外部から出力選択信号により出
力モジュール選択回路５に指示される。なお、ここでは
機能モジュール2-1 を選択したが、どれを選択してもよ
い。
2-1〜2-4を選択する。ここでは、機能モジュール2-1〜2
-4すべてを同時にテストするように、入力選択信号によ
り入力モジュール選択回路３に指示される。なお、ここ
で同時にテストする機能モジュール数は自由に選択して
よい。さらに、出力ピンを介してＩＣテスタ７にテスト
結果を出力する機能モジュール2-1〜2-4を選択する。こ
こでは、機能モジュール2-1 を選択するよう、出力モジ
ュール選択ピンを介して外部から出力選択信号により出
力モジュール選択回路５に指示される。なお、ここでは
機能モジュール2-1 を選択したが、どれを選択してもよ
い。
【００１７】次に、テストベクタを入力ピンに与える。
テストベクタは、テストモジュール選択回路３で指示の
あった機能モジュール2-1〜2-4に対して、同期入力回路
４より与えられる。そして、各機能モジュール2-1〜2-4
で同時かつ並行してテストが行われる。テスト結果は、
各機能モジュール2-1〜2-4から同一タイミングで外部出
力モジュール選択回路５に出力され、外部出力モジュー
ル選択回路５を介してテスト結果比較回路６に与えられ
る。機能モジュール2-1 の出力は、外部出力モジュール
選択回路５からの指示に従い、出力ピンからも出力され
る。出力ピンから出力されたテスト結果は、ＩＣテスタ
７で期待値比較され、機能モジュール2-1 のＰａｓｓ
（パス）／Ｆａｉｌ（フェール）が判定される。テスト
結果比較回路６では、すべての機能モジュール2-1〜2-4
のテスト結果の一致／不一致が検出され、比較結果出力
ピンから比較結果が出力される。
テストベクタは、テストモジュール選択回路３で指示の
あった機能モジュール2-1〜2-4に対して、同期入力回路
４より与えられる。そして、各機能モジュール2-1〜2-4
で同時かつ並行してテストが行われる。テスト結果は、
各機能モジュール2-1〜2-4から同一タイミングで外部出
力モジュール選択回路５に出力され、外部出力モジュー
ル選択回路５を介してテスト結果比較回路６に与えられ
る。機能モジュール2-1 の出力は、外部出力モジュール
選択回路５からの指示に従い、出力ピンからも出力され
る。出力ピンから出力されたテスト結果は、ＩＣテスタ
７で期待値比較され、機能モジュール2-1 のＰａｓｓ
（パス）／Ｆａｉｌ（フェール）が判定される。テスト
結果比較回路６では、すべての機能モジュール2-1〜2-4
のテスト結果の一致／不一致が検出され、比較結果出力
ピンから比較結果が出力される。
【００１８】複数の機能モジュール2-1〜2-4の良／不良
判定は、以下のようにして行われる。ＩＣテスタ７でパ
ス、かつ比較結果出力ピンから一致が出力された場合
は、この機能モジュール2-1〜2-4 の動作は正常、つま
り良品と判断される。一方、先のいずれか又は両方の条
件を満たしていない場合には、機能モジュール2-1〜2-4
のいずれか、あるいはすべての動作が異常、つまり不良
であると判定される。
判定は、以下のようにして行われる。ＩＣテスタ７でパ
ス、かつ比較結果出力ピンから一致が出力された場合
は、この機能モジュール2-1〜2-4 の動作は正常、つま
り良品と判断される。一方、先のいずれか又は両方の条
件を満たしていない場合には、機能モジュール2-1〜2-4
のいずれか、あるいはすべての動作が異常、つまり不良
であると判定される。
【００１９】このような実施形態の半導体装置では、複
数の同一機能モジュール2-1〜2-4のテストにおいて、テ
ストを同時に並列処理していることで、飛躍的なテスト
の時短化が図られ、かつ入・出力ピンを共通化している
ことで、半導体装置１の少ピン化、小パッケージ化の２
つを同時に達成することができる。それに伴い、テスト
ベクタ数を従来に比べて（１／機能モジュールの個数）
にすることができる。
数の同一機能モジュール2-1〜2-4のテストにおいて、テ
ストを同時に並列処理していることで、飛躍的なテスト
の時短化が図られ、かつ入・出力ピンを共通化している
ことで、半導体装置１の少ピン化、小パッケージ化の２
つを同時に達成することができる。それに伴い、テスト
ベクタ数を従来に比べて（１／機能モジュールの個数）
にすることができる。
【００２０】また、テスト結果の比較は、半導体装置１
の中で処理される。そのため、テストシーケンスを制御
管理するテスト管理プログラムでは、ＩＣテスタ７の判
定結果と比較結果出力ピンの出力を参照するだけでよい
ので、テストの容易化を図ることができる。このテスト
結果では、複数の同一機能モジュール2-1〜2-4のうち１
つでもテストにフェールしていると、半導体装置１を不
良品とみなしている。そのため、量産時のテストのよう
に、機能モジュール2-1〜2-4が１つでも不良があると半
導体装置１全体が不良品となるようなテストにおいて時
短を実現できるため、非常に有効である。
の中で処理される。そのため、テストシーケンスを制御
管理するテスト管理プログラムでは、ＩＣテスタ７の判
定結果と比較結果出力ピンの出力を参照するだけでよい
ので、テストの容易化を図ることができる。このテスト
結果では、複数の同一機能モジュール2-1〜2-4のうち１
つでもテストにフェールしていると、半導体装置１を不
良品とみなしている。そのため、量産時のテストのよう
に、機能モジュール2-1〜2-4が１つでも不良があると半
導体装置１全体が不良品となるようなテストにおいて時
短を実現できるため、非常に有効である。
【００２１】図２は本発明の他の実施形態に係る半導体
装置の構成を示す図である。
装置の構成を示す図である。
【００２２】図２において、この実施形態の特徴とする
ところは、上記実施形態に比べて、それぞれの機能モジ
ュール2-1〜2-4を独立して個別に良／不良の判定を行う
ようにしたことにあり、他は図１に示す実施形態と同様
であり、図１と同符号のものは同一機能を有するもので
あり、その説明は省略する。
ところは、上記実施形態に比べて、それぞれの機能モジ
ュール2-1〜2-4を独立して個別に良／不良の判定を行う
ようにしたことにあり、他は図１に示す実施形態と同様
であり、図１と同符号のものは同一機能を有するもので
あり、その説明は省略する。
【００２３】この実施形態では、上記特徴を実現するた
めに、外部出力モジュール選択回路１１、ＩＣテスタ１
２ならびにテスト結果比較回路１３が前記実施形態と比
べて異なる構成となっている。
めに、外部出力モジュール選択回路１１、ＩＣテスタ１
２ならびにテスト結果比較回路１３が前記実施形態と比
べて異なる構成となっている。
【００２４】外部出力モジュール選択回路１１は、同期
入力回路４によりテスト入力が与えられた機能モジュー
ル2-1〜2-4で同時かつ並行して行われたテストの結果を
受けて保持する保持回路を備え、保持回路で保持したテ
スト結果をＩＣテスタ１２から与えられる出力選択信号
にしたがってＩＣテスタ１２に選択出力する。
入力回路４によりテスト入力が与えられた機能モジュー
ル2-1〜2-4で同時かつ並行して行われたテストの結果を
受けて保持する保持回路を備え、保持回路で保持したテ
スト結果をＩＣテスタ１２から与えられる出力選択信号
にしたがってＩＣテスタ１２に選択出力する。
【００２５】ＩＣテスタ１２は、出力選択信号を外部出
力モジュール選択回路１１に与え、出力選択信号にした
がって外部出力モジュール選択回路１１から選択出力さ
れた機能モジュール2-1〜2-4におけるテスト結果のパス
／フェールの判定を開始し、最初にテスト結果のパスを
判定した時点でパス／フェールの判定動作を終了し、パ
ス／フェールの判定結果をテスト結果比較回路１３に出
力し、テスト結果比較回路１３の比較判定動作を制御す
る。
力モジュール選択回路１１に与え、出力選択信号にした
がって外部出力モジュール選択回路１１から選択出力さ
れた機能モジュール2-1〜2-4におけるテスト結果のパス
／フェールの判定を開始し、最初にテスト結果のパスを
判定した時点でパス／フェールの判定動作を終了し、パ
ス／フェールの判定結果をテスト結果比較回路１３に出
力し、テスト結果比較回路１３の比較判定動作を制御す
る。
【００２６】テスト結果比較回路１３は、外部出力モジ
ュール選択回路１１で保持されたテスト結果を受けて、
ＩＣテスタ１２の制御の下にＩＣテスタ１２によりパス
と判定されたテスト結果とパス／フェールが未判定のテ
スト結果を比較して一致／不一致を判別し、判別結果な
らびにＩＣテスタ１２におけるパス／フェールの判定結
果をそれぞれの機能モジュール2-1〜2-4に対応して設け
られた４つの比較結果出力ピンを介して出力する。
ュール選択回路１１で保持されたテスト結果を受けて、
ＩＣテスタ１２の制御の下にＩＣテスタ１２によりパス
と判定されたテスト結果とパス／フェールが未判定のテ
スト結果を比較して一致／不一致を判別し、判別結果な
らびにＩＣテスタ１２におけるパス／フェールの判定結
果をそれぞれの機能モジュール2-1〜2-4に対応して設け
られた４つの比較結果出力ピンを介して出力する。
【００２７】次に、上記構成における半導体装置の動作
を、図３に示すフローチャートを参照して説明する。
を、図３に示すフローチャートを参照して説明する。
【００２８】機能モジュール2-1〜2-4のテスト結果が外
部出力モジュール選択回路１１に与えられるまでの動作
は先の実施形態と同様なので説明は省略する。まず、図
３に示すフローチャートの動作が実行される前に初期設
定がなされる（ステップＳ１）。初期設定は、先の実施
形態と同様に選択した機能モジュール数をｎとする。こ
こではｎ＝４となる。また、外部出力モジュール選択回
路１１で選択されている機能モジュール名をＡ（モジュ
ール番号）と定義する。さらに、変数ｌ＝１，ｍ＝１と
する。
部出力モジュール選択回路１１に与えられるまでの動作
は先の実施形態と同様なので説明は省略する。まず、図
３に示すフローチャートの動作が実行される前に初期設
定がなされる（ステップＳ１）。初期設定は、先の実施
形態と同様に選択した機能モジュール数をｎとする。こ
こではｎ＝４となる。また、外部出力モジュール選択回
路１１で選択されている機能モジュール名をＡ（モジュ
ール番号）と定義する。さらに、変数ｌ＝１，ｍ＝１と
する。
【００２９】次に、ステップＳ２〜Ｓ５からなる真値探
索ループが実行されて、外部出力モジュール選択回路１
１とＩＣテスタ１２との間でテストがパスする機能モジ
ュール2-1〜2-4が順次検索される。すなわち、まず機能
モジュール2-1 のテスト結果がＩＣテスタ１２に与えら
れて期待値と比較されパス／フェールの判定が行われ
（ステップＳ２）、フェールの場合には（ステップＳ
３）次の機能モジュール2-2 が比較判定の対象となり
（ステップＳ４）、上記と同様にしてパス／フェールの
判定が順次行われ、４つ全ての機能モジュール2-1〜2-4
の比較判定が終了して全ての機能モジュール2-1〜2-4に
おいてフェールであった場合には、全ての機能モジュー
ル2-1〜2-4が不良である旨がＩＣテスタ１２からテスト
結果比較回路１３に与えられ、テスト結果比較回路１３
からそれぞれ対応する比較結果出力ピンを介して出力さ
れ比較判定動作が終了する（ステップＳ６，Ｓ７）。
索ループが実行されて、外部出力モジュール選択回路１
１とＩＣテスタ１２との間でテストがパスする機能モジ
ュール2-1〜2-4が順次検索される。すなわち、まず機能
モジュール2-1 のテスト結果がＩＣテスタ１２に与えら
れて期待値と比較されパス／フェールの判定が行われ
（ステップＳ２）、フェールの場合には（ステップＳ
３）次の機能モジュール2-2 が比較判定の対象となり
（ステップＳ４）、上記と同様にしてパス／フェールの
判定が順次行われ、４つ全ての機能モジュール2-1〜2-4
の比較判定が終了して全ての機能モジュール2-1〜2-4に
おいてフェールであった場合には、全ての機能モジュー
ル2-1〜2-4が不良である旨がＩＣテスタ１２からテスト
結果比較回路１３に与えられ、テスト結果比較回路１３
からそれぞれ対応する比較結果出力ピンを介して出力さ
れ比較判定動作が終了する（ステップＳ６，Ｓ７）。
【００３０】一方、上記真値探索ループにおいて、パス
した機能モジュールが検出されると（ステップＳ８）、
その時点で真値探索ループは終了し、ステップＳ９〜Ｓ
１３からなるテスト結果比較ループが実行され、パス／
フェールが未判定の機能モジュールのパス／フェールの
判定が半導体装置１の内部で行われる。すなわち、パス
した機能モジュールと未判定の機能モジュールのテスト
結果が比較され（ステップＳ９）、一致した場合はパス
と判定され（ステップＳ１０）、不一致の場合にはフェ
ールと判定され（ステップＳ１１）、これらの動作がパ
ス／フェールが未判定の機能モジュールに対して順次行
われ（ステップＳ１２）、テスト結果が未判定の全ての
機能モジュールに対して上記動作が行われると（ステッ
プＳ１３）、それぞれの機能モジュールのパス／フェー
ルの判定結果がテスト結果比較回路１３からそれぞれ対
応する比較結果出力ピンを介して出力され比較判定動作
が終了する（ステップＳ１４，Ｓ１５）。
した機能モジュールが検出されると（ステップＳ８）、
その時点で真値探索ループは終了し、ステップＳ９〜Ｓ
１３からなるテスト結果比較ループが実行され、パス／
フェールが未判定の機能モジュールのパス／フェールの
判定が半導体装置１の内部で行われる。すなわち、パス
した機能モジュールと未判定の機能モジュールのテスト
結果が比較され（ステップＳ９）、一致した場合はパス
と判定され（ステップＳ１０）、不一致の場合にはフェ
ールと判定され（ステップＳ１１）、これらの動作がパ
ス／フェールが未判定の機能モジュールに対して順次行
われ（ステップＳ１２）、テスト結果が未判定の全ての
機能モジュールに対して上記動作が行われると（ステッ
プＳ１３）、それぞれの機能モジュールのパス／フェー
ルの判定結果がテスト結果比較回路１３からそれぞれ対
応する比較結果出力ピンを介して出力され比較判定動作
が終了する（ステップＳ１４，Ｓ１５）。
【００３１】このような実施形態の半導体装置では、先
の実施形態と同様の効果が得られる他に、次のような効
果がある。即ち、先の実施形態の半導体装置では、複数
の同一機能モジュール2-1〜2-4のテスト結果として、良
／不良のどちらかの判定しかできなかった。しかし、こ
の実施形態のテスト回路では、すべての機能モジュール
2-1〜2-4個々の良／不良を判別することができる。つま
り、複数の同一機能モジュール2-1〜2-4のうちいくつか
がテストをパスしていれば、良品と見なしたい場合や、
先の実施形態よりも詳細な半導体装置１のテストを行い
たい場合に効果を発揮することができる。
の実施形態と同様の効果が得られる他に、次のような効
果がある。即ち、先の実施形態の半導体装置では、複数
の同一機能モジュール2-1〜2-4のテスト結果として、良
／不良のどちらかの判定しかできなかった。しかし、こ
の実施形態のテスト回路では、すべての機能モジュール
2-1〜2-4個々の良／不良を判別することができる。つま
り、複数の同一機能モジュール2-1〜2-4のうちいくつか
がテストをパスしていれば、良品と見なしたい場合や、
先の実施形態よりも詳細な半導体装置１のテストを行い
たい場合に効果を発揮することができる。
【００３２】図４は本発明の他の実施形態に係る半導体
装置の構成を示す図である。
装置の構成を示す図である。
【００３３】図４において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、図１に示すと
同様の構成において４つの機能モジュール2-1〜2-4をそ
れぞれ個別にテストする動作例を示したものである。
ところは、図１に示す実施形態に比べて、図１に示すと
同様の構成において４つの機能モジュール2-1〜2-4をそ
れぞれ個別にテストする動作例を示したものである。
【００３４】この実施形態の半導体装置の動作では、ま
ずテストしたい１つの機能モジュール2-1〜2-4を入力モ
ジュール選択ピンを介して入力選択信号にによりテスト
モジュール選択回路３に指示する。ここでは、機能モジ
ュール2-1 を選択した場合を示す。先の実施形態と同様
に選択した機能モジュール数をｎとすると、ｎ＝１であ
る。そして、テストベクタを入力ピンに与える。ｎ＝１
なので、テストベクタは同期入力回路４を通過して機能
モジュール2-1 に入力される。テスト結果が機能モジュ
ール2-1 から出力されると、ｎ＝１のため、そのまま外
部モジュール選択回路５を通過して出力ピンから外部に
出力され、テスト結果比較回路６は動作しない。出力ピ
ンから出力されたテスト結果は、ＩＣテクタ７で期待値
比較されてパス／フェールの判定が行われる。
ずテストしたい１つの機能モジュール2-1〜2-4を入力モ
ジュール選択ピンを介して入力選択信号にによりテスト
モジュール選択回路３に指示する。ここでは、機能モジ
ュール2-1 を選択した場合を示す。先の実施形態と同様
に選択した機能モジュール数をｎとすると、ｎ＝１であ
る。そして、テストベクタを入力ピンに与える。ｎ＝１
なので、テストベクタは同期入力回路４を通過して機能
モジュール2-1 に入力される。テスト結果が機能モジュ
ール2-1 から出力されると、ｎ＝１のため、そのまま外
部モジュール選択回路５を通過して出力ピンから外部に
出力され、テスト結果比較回路６は動作しない。出力ピ
ンから出力されたテスト結果は、ＩＣテクタ７で期待値
比較されてパス／フェールの判定が行われる。
【００３５】このような実施形態の半導体装置では、上
記それぞれの実施形態と同様に複数の同一機能モジュー
ル2-1〜2-4のテストにおいて、入出力ピンを共通にして
いることで、半導体装置１の少ピン化、小パッケージ化
を実現している。また、本発明は、複数の同一機能モジ
ュール2-1〜2-4を同時にテストすることを目的としてい
るが、この実施形態のように複数ある機能モジュール2-
1〜2-4をそれぞれテストできるようにしてある。そのた
め、半導体装置１の開発、評価の段階、及び不良解析
等、それぞれの目的に応じてテストを行いたい場合に有
効である。
記それぞれの実施形態と同様に複数の同一機能モジュー
ル2-1〜2-4のテストにおいて、入出力ピンを共通にして
いることで、半導体装置１の少ピン化、小パッケージ化
を実現している。また、本発明は、複数の同一機能モジ
ュール2-1〜2-4を同時にテストすることを目的としてい
るが、この実施形態のように複数ある機能モジュール2-
1〜2-4をそれぞれテストできるようにしてある。そのた
め、半導体装置１の開発、評価の段階、及び不良解析
等、それぞれの目的に応じてテストを行いたい場合に有
効である。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、同一機能を有する複数の機能モジュールのテスト入
力ならびにテスト出力を共通化し、それぞれの機能モジ
ュールのテストを同時かつ並行して行う構成を採用した
ので、テスト時間の短縮、テストピン数の少ピン化、小
パッケージ化を実現することができる。また、テスト入
力パターンの削減、テスト管理プログラムの短縮かつ容
易化を実現できる。さらに、特記すべきことは、これら
の利点は、同一機能モジュールの数ならびにその規模が
大きくなるほど効果を発揮することができるという点で
ある。
ば、同一機能を有する複数の機能モジュールのテスト入
力ならびにテスト出力を共通化し、それぞれの機能モジ
ュールのテストを同時かつ並行して行う構成を採用した
ので、テスト時間の短縮、テストピン数の少ピン化、小
パッケージ化を実現することができる。また、テスト入
力パターンの削減、テスト管理プログラムの短縮かつ容
易化を実現できる。さらに、特記すべきことは、これら
の利点は、同一機能モジュールの数ならびにその規模が
大きくなるほど効果を発揮することができるという点で
ある。
【００３７】また、テスト入力を与える機能モジュール
を任意に選択できるようにしているので、それぞれの機
能モジュールを個別にテストすることが可能となり、開
発、評価あるいは不良解析等の様々な目的のテストに用
いることができる。
を任意に選択できるようにしているので、それぞれの機
能モジュールを個別にテストすることが可能となり、開
発、評価あるいは不良解析等の様々な目的のテストに用
いることができる。
【図１】本発明の一実施形態に係る半導体装置の構成を
示す図である。
示す図である。
【図２】本発明の他の実施形態に係る半導体装置の構成
を示す図である。
を示す図である。
【図３】図２に示す半導体装置の動作を示すフローチャ
ートである。
ートである。
【図４】本発明の他の実施形態に係る半導体装置の構成
を示す図である。
を示す図である。
【図５】同一機能を有する複数の機能モジュールをテス
トする従来のテスト形態を示す図である。
トする従来のテスト形態を示す図である。
１ 半導体装置 2-1〜2-4 機能モジュール ３ テストモジュール選択回路 ４ 同期入力回路 ５、１１ 外部出力モジュール選択回路 ６、１３ テスト結果比較回路 ７、１２ ＩＣテスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 亜由美 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 齋藤 秀和 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 久米 正紀 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 2G032 AB01 AE07 AE08 AE12 AG02 AG07 AH01 AK11 AK13 AK15 AL05 5F038 BE01 DT02 DT04 DT05 DT10 EZ07 EZ20
Claims (2)
- 【請求項１】 半導体装置に含まれる同一機能を有する
複数の機能モジュールをテストする際、 テスト入力端子を介してテスト入力を受けて、入力選択
信号にしたがってテスト入力を供給する前記機能モジュ
ールを選択するテストモジュール選択回路と、 前記テストモジュール選択回路からテスト入力を受け
て、前記機能モジュールのテストが同時かつ並行して行
われ同時にテストが終了してテスト結果が出力されるよ
うに、前記テストモジュール選択回路により選択された
機能モジュールにテスト入力を同期して供給する同期入
力回路と、 前記同期入力回路によりテスト入力が与えられた前記機
能モジュールで同時かつ並行して行われたテストの結果
を受けて、出力選択信号にしたがっていずれか１つのテ
スト結果を選択する出力モジュール選択回路と、 前記機能モジュールで行われたテストの結果を受けて、
テスト結果を比較して一致／不一致を判別し、判別結果
を比較結果出力端子を介して出力する比較回路とを有す
ることを特徴とする半導体装置。 - 【請求項２】 半導体装置に含まれる同一機能を有する
複数の機能モジュールをテストする際、 テスト入力端子を介してテスト入力を受けて、入力選択
信号にしたがってテスト入力を供給する前記機能モジュ
ールを選択するテストモジュール選択回路と、 前記テストモジュール選択回路からテスト入力を受け
て、前記機能モジュールのテストが同時かつ並行して行
われ同時にテストが終了してテスト結果が出力されるよ
うに、前記テストモジュール選択回路により選択された
機能モジュールにテスト入力を同期して供給する同期入
力回路と、 前記同期入力回路によりテスト入力が与えられた前記機
能モジュールで同時かつ並行して行われたテストの結果
を受けて、テスト結果を保持し、出力選択信号にしたが
って保持したテスト結果を選択出力する出力モジュール
選択回路と、 前記出力モジュール選択回路で保持されたテスト結果を
受けて、ＩＣテスタにより合格と判定されたテスト結果
と合否未判定のテスト結果を比較して一致／不一致を判
別し、判別結果ならびにＩＣテスタにおける合否の判定
結果を比較結果出力端子を介して出力する比較回路とを
有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04679499A JP3710639B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
| US09/511,189 US6530046B1 (en) | 1999-02-24 | 2000-02-23 | Circuit, semiconductor device and method for enhancing test efficiency of function modules |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04679499A JP3710639B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243916A true JP2000243916A (ja) | 2000-09-08 |
| JP3710639B2 JP3710639B2 (ja) | 2005-10-26 |
Family
ID=12757253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04679499A Expired - Fee Related JP3710639B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6530046B1 (ja) |
| JP (1) | JP3710639B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053776A (ja) * | 2018-09-25 | 2020-04-02 | パナソニックＩｐマネジメント株式会社 | 処理システム、センサシステム、移動体、異常判定方法、及びプログラム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6941232B2 (en) * | 2003-01-28 | 2005-09-06 | Texas Instruments Incorporated | Method and apparatus for performing multi-site integrated circuit device testing |
| US8850458B1 (en) * | 2008-06-06 | 2014-09-30 | Amdocs Software Systems Limited | System, method, and computer program for combining results of event processing received from a plurality of servers |
| US9612940B1 (en) * | 2013-05-31 | 2017-04-04 | The Mathworks, Inc. | Combination and reuse of parameters in an automated test environment |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
| US5325365A (en) * | 1991-10-04 | 1994-06-28 | John Fluke Mfg. Co., Inc. | In a memory emulation test apparatus, a method of and system for fast functional testing of memories in microprocessor-based units |
| FR2733323B1 (fr) * | 1995-04-19 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| JP3700797B2 (ja) * | 1996-08-09 | 2005-09-28 | 株式会社アドバンテスト | メモリ試験装置 |
| US6028439A (en) * | 1997-10-31 | 2000-02-22 | Credence Systems Corporation | Modular integrated circuit tester with distributed synchronization and control |
-
1999
- 1999-02-24 JP JP04679499A patent/JP3710639B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-23 US US09/511,189 patent/US6530046B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053776A (ja) * | 2018-09-25 | 2020-04-02 | パナソニックＩｐマネジメント株式会社 | 処理システム、センサシステム、移動体、異常判定方法、及びプログラム |
| WO2020066933A1 (ja) * | 2018-09-25 | 2020-04-02 | パナソニックＩｐマネジメント株式会社 | 処理システム、センサシステム、移動体、異常判定方法、及びプログラム |
| JP7065409B2 (ja) | 2018-09-25 | 2022-05-12 | パナソニックＩｐマネジメント株式会社 | 処理システム、センサシステム、移動体、異常判定方法、及びプログラム |
| US11663069B2 (en) | 2018-09-25 | 2023-05-30 | Panasonic Intellectual Property Management Co., Ltd. | Processing system, sensor system, mobile object, abnormality determination method, and non-transitory storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| US6530046B1 (en) | 2003-03-04 |
| JP3710639B2 (ja) | 2005-10-26 |
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