JP3313102B2 - 回路障害を分離する方法 - Google Patents

回路障害を分離する方法

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は改善された論理組込
み自己テスト（ＬＢＩＳＴ）に関し、より詳細には障害
の分離を容易にするＬＢＩＳＴシステムに関する。
【０００２】
【従来の技術】参考により本明細書に組み込まれる文
献。 Ｂ．チャイナマン（Chinaman）、Ｊ．マッチ（Much）、
Ｇ．ツヴィーホッフ（Zwiehoff）、「複雑な集積回路の
組込みテスト（Built-In Test for Complex Integrated
Circuits）」、IEEE Journal of Solid State Circuit
s, Vol. SC-15,pp. 315-318, June 1980 アンドジェイ・クラスニエフスキ（Andrzej Krasniewsk
i）「回路自己テスト経路：低価格ＢＩＳＴ技術（Circu
lar Self-Test Path:A Low-Cost Bist Technique）」、
Technical University of Warsaw, 10/02/1986 Ｅ．アイヒェルバーガー（Eichelberger）他に授与され
た米国特許第４０７１９０２号 Ｐ．バーデル（Bardell）他に授与された米国特許第５
１５０３６６号 「自己テストの診断力の改善（Improving The Diagnost
ic Resolution of Built-in Test）」（ＩＢＭ ＴＤＢ
１／８６）。「平行折り畳みを使った診断（Diagnosis
Using Parallel Superposition）」（ＩＢＭ ＴＤＢ８
／８５）。「自己テストの障害の診断（Diagnosis of S
elf-Test Failures）」（ＩＢＭＴＤＢ２／８４）。
【０００３】商標：Ｓ／３９０とＩＢＭは米国ニューヨ
ーク州アーモンクのインターナショナル・ビジネス・マ
シーンズ・コーポレイションの登録商標であり、Ｌｏｔ
ｕｓはその独立子会社であるLotus Development Corpor
ationの登録商標である。他の名称はインターナショナ
ル・ビジネス・マシーンズ・コーポレイションまたは他
の会社の登録商標また製品名である。
【０００４】当分野の技術者には理解されるように、電
子集積回路チップおよびデバイスの設計は進歩してお
り、ますます多くの回路がますます高密度のパターンで
配設され、それに対応してこのような回路をテストし診
断することがますます困難になっている。チップのテス
トを行う１つの方法は、米国特許第４０７１９０２号に
記載されている。この特許は、レベル感応走査設計（Ｌ
ＳＳＤ）システムの基本機能を記述している。ＬＳＳＤ
は回路のテストおよび診断を容易にする。そこで一般的
に考察されている回路には、デジタル信号処理システム
および情報処理システムの設計および構成に使用される
論理機能とメモリ機能を有するデジタル回路が含まれ
る。ここでは同様に、興味の対象である集積回路デバイ
スは一般に、その入力および出力がある種のメモリ要素
に供給される組合せ論理のブロックを有している。詳細
にいうと、ＬＳＳＤシステムにおいては、メモリ要素ま
たは回路はシフト・レジスタ・ラッチ（ＳＲＬ）を含ん
でいる。テスト・モード時に、これらのシフト・レジス
タ・ラッチは、論理入力を与え論理出力結果を記憶し、
かつ既知の結果と比較し分析するためこれらの結果を記
憶レジスタ中に移動またはシフトすることのできるシフ
ト・レジスタとして動作するように論理的に再構成でき
る。
【０００５】ＬＢＩＳＴ設計では、シフト・レジスタ・
シーケンス・ジェネレータを使用して、複数のシフト・
レジスタ・ラッチ走査ストリングに供給される擬似ラン
ダム・ビット・シーケンスを生成する。
【０００６】ＳＴＵＭＰＳと呼ばれるＭＩＳＲ／並列Ｓ
ＲＳＧを使用した従来技術の自己テスト・システムが図
１に示されており、集積回路チップおよびデバイスをテ
ストするのに使用される。頭字語ＳＲＳＧはシフト・レ
ジスタ・シーケンス・ジェネレータ（Shift Register S
equence Generator）の略語である。このようなデバイ
スは一般にリニア・フィードバック・シフト・レジスタ
ＬＦＳＲとして実施される。これらのレジスタは一般
に、シフト・レジスタの入力に戻される複数の中間ラッ
チ出力信号を組み合わせるためにフィードバック・ルー
プ中に排他的ＯＲ要素が設けられている、シフト・レジ
スタ要素の連鎖を含んでいる。フィードバック経路は、
上述の組合せ回路用のテスト・シーケンスとして使用さ
れる２進数の擬似ランダム・シーケンスの生成をもたら
すように構成される。擬似ランダム・パターン・ジェネ
レータをリニア・フィードバック・シフト・レジスタの
形で設計し構築することは当分野で周知である。ＳＲＳ
Ｇからの出力信号はチャネルを介して複数の異なる走査
経路へ供給される。各走査経路は複数のシフト・レジス
タ・ラッチＳＲＬを含んでいる。ラッチ・ストリングか
らの出力信号はシグナチャ・レジスタすなわちＭＩＳＲ
へ供給される。当分野の技術者には理解されるように、
シフト・レジスタ・ラッチ要素は、正常の動作では、例
えばチップ上の組合せ論理ネットワークに関連したシー
ケンシャル回路メモリ要素としても機能する。シフト・
レジスタ・ラッチは組合せ論理のブロック間のメモリ要
素としても機能する。通常のシステム環境での回路の動
作中に、ある組合せブロックから別の組合せブロックに
処理すべき信号を渡し、同時に、通常は後続のクロック
・サイクルで組合せ論理ブロックに後で印加するために
入力信号を受け取る、メモリ要素として機能する。した
がって、シフト・レジスタ・ラッチＳＲＬは、マシン・
サイクルの適切な時点に安定した論理出力を確立し定義
するのに重要な役割を果たす。ＳＲＳＧとＭＩＳは専用
テスト要素であると見なすのが適切なことを念頭に置い
ておくのが有用である。しかし、シフト・レジスタ・ラ
ッチは、正常な動作中にシフト・レジスタ・ラッチに供
給される実際の信号を考えるとより明らかになる二重の
目的に役立つ。
【０００７】従来技術の応答データ圧縮技術は、データ
の容量やテスト時間を減らすのに極めて有効であるが、
どのデータ圧縮方式とも同様に、ある種の貴重な情報が
失われる。テストを行う場合、この失われた情報は、障
害を診断し突きとめるのに必要な特定の障害データから
なる。
【０００８】現在のＬＢＩＳＴ設計およびテスト方法は
主に、ＬＳＳＤ論理および構造のテストをサポートして
発展したものである。図１に示すＳＴＵＭＰＳ構造は、
これらの考えを組み込んだ典型的なシステムおよびチッ
プの設計を示すものである（参照文献参照）。このＬＢ
ＩＳＴ構造はリニア・フィードバック・シフト・レジス
タ（ＬＦＳＲ）と複数入力シグナチャ・レジスタ（ＭＩ
ＳＲ）を組み込んでいる。ＬＦＳＲはテストされる論理
に刺激を与える擬似ランダム・パターン・ジェネレータ
として働き、ＭＩＳＲは論理からの応答を表す独自のシ
グナチャを生成するために利用される。各障害デバイス
に対するシグナチャは、所定回数のテスト・サイクル後
の良品デバイスのシグナチャと異なっているのが理想で
ある。
【０００９】従来技術のＬＢＩＳＴテスト方法は、初期
化データおよび期待されるシグナチャをほとんど必要と
せず、高レベルの障害平均を達成するので、高スループ
ットの製造環境で障害のあるデバイスを識別するのに極
めて有効である。逆に、障害の原因を診断し識別する必
要がある場合、前記テスト方法では深刻な診断上の問題
が生じる。
【００１０】ＬＢＩＳＴ方法のための現在の診断手法
は、テストを小さいインターバルのテスト・サイクルに
分割し、各インターバルに対して期待される良好なシグ
ナチャを与えるものである。次いでこのシグナチャをテ
スト中に使用して、障害インターバルを識別する。もち
ろん、この障害インターバルは多くのテスト・サイクル
と期待される応答からなっており、そのあるものは一部
または全ての測定に合格し、他のものは失格する。障害
インターバルが識別された後、２つの異なる診断方法の
一方が、障害ベクトルとこれらのベクトルに対する障害
応答を解決するために従来使用されてきた。
【００１１】第１の方法は、全データ収集モードで障害
インターバルを再テストし、そのインターバル中に各ベ
クトルに対する全ての失格測定および合格測定を記録す
る。再テストは進行中に（on-the-fly）行い、あるいは
後で診断再テスト・パスとして行うことができる。どち
らの場合でも、収集される応答データの量はシグナチャ
・インターバルのテスト・サイクルの数に比例してお
り、コスト効果の高い製造テスト・システムでは急速に
極めて大きくなり、管理不能になる。
【００１２】第２の方法は、初期テストの後、障害のあ
るシグナチャ・インターバル中のものと等価な対応する
決定性パターンを生成することである。次いでこれらの
パターンを２回目のテストで障害デバイスに再適用し
て、障害応答を決定する。この後者の方法での問題点
は、高価な決定性テスト・データの生成と障害データを
収集するための２回目のテストを必要とすることであ
る。
【００１３】
【発明が解決しようとする課題】本発明の目的は、図１
に示すタイプの既存のＬＢＩＳＴシステムに追加の組込
み機能を提供することである。これらの追加機能は、障
害を分離または診断しあるいはその両方を使うのに使用
できる動的に選択可能なシグナチャ生成モードを提供す
る。
【００１４】
【課題を解決するための手段】本発明は、シグナチャ生
成プロセスに対するデータ入力を制御するためにＬＢＩ
ＳＴ資源パラメータが使用される、図１に関して説明し
たタイプのＬＢＩＳＴシステムを提供することを企図し
ている。これらの資源パラメータには、ＬＢＩＳＴパタ
ーン・サイクル・カウンタ、ＭＩＳＲに入力するために
選択されたチャネル入力、およびチャネル・ロード／ア
ンロード・シフト・カウンタが含まれる。アンロード操
作中にＭＩＳＲにクロックされるこれらのラッチ内容値
を条件付きで制御するためにこれらの資源パラメータの
１つまたは複数を適切に設定すると、３次元シグナチャ
空間が生成される。
【００１５】第１のシグナチャ次元は、ＬＢＩＳＴパタ
ーンの指定の範囲でのみ活動状態のＭＩＳＲ入力をゲー
トすることによって制御される。この範囲は、事前定義
のサイクル・カウントよりも大きいか等しいあるいは事
前定義のサイクル・カウントよりも小さい全てのパター
ンを包含することもできる。
【００１６】第２のシグナチャ次元は、特定のＳＴＵＭ
ＰＳチャネルから対応するＭＩＳＲ入力にゲートされる
データを選択することにより制御される。指定のもの以
外のＳＴＵＭＰＳチャネルが選択される、この条件の補
集合を選択することもできる。
【００１７】第３のシグナチャ次元は、所定のスタート
・カウントおよびストップ・カウントによって決定され
るＳＴＵＭＰＳチャネル・アンロード・サイクルの特定
の範囲についてのみ活動状態のＭＩＳＲ入力をゲートさ
せることによって制御される。前記と同様に、この条件
の補集合も選択できる。
【００１８】個々の各シグナチャ次元に加えて、各次元
のいずれかまたは全ての機能を同時に組み合わせてシグ
ナチャを生成することもできる。最高解像度モードで
は、単一ラッチ用のシグナチャを単一サイクルで生成す
ることができる。言いかえると、単一のパターンに対し
単一のラッチの内容を取得する。
【００１９】選択的シグナチャ生成機能、幾つかの基本
バイナリ探索アルゴリズム、およびオンザフライ・シグ
ナチャ比較を用いて、ＬＢＩＳＴテストを繰り返し適用
すると、回路の障害部分や障害パターンを迅速かつ容易
に識別することができる。以下のものを突きとめるため
に診断解像度を最適化することができる。 ・ 障害パターンのサブセット ・ 個々の障害パターン ・ 障害ＳＴＵＭＰＳチャネル ・ 障害ラッチ・グループ ・ 個々の障害ラッチ
【００２０】シグナチャ比較の２つのモードをこの診断
プロセスで使用することができる。オフライン技術を用
いる最初の手法では、シグナチャがアルゴリズム・テス
トの実行中に生成され、前に生成された「良好な」シグ
ナチャと比較される。
【００２１】「良好な」シグナチャが生成されるかどう
かは、対象となるテストと診断の問題のタイプに依存し
ている。システム環境によって変動する幾つかの一般的
な問題には以下のものが含まれる。
【００２２】シグナチャはテスト前にＧＭＳ（good mac
hine simulator）によって生成され、テスタまたはシス
テムに記憶される。これはテスタ上に比較的大きなシグ
ナチャ記憶容量を必要とするが、１回だけ実行すればよ
い。テスト中に対話式のＧＭＳが容易に利用できる場合
には、記憶の問題を大幅に軽減することができる。
【００２３】代替手法は、ソフトウェアＧＭＳの代わり
に基準または「黄金（golden）の」標準デバイスを使う
ことである。前の場合と同様に、シグナチャは診断テス
トの前に生成して記憶する、あるいは対話式に生成する
ことができる。この手法の欠点は、基準デバイスが初期
の設計確認診断時に利用できないことである。別な言い
方をすると、実ハードウェア・シミュレータは、多くの
場合、特にＡＣおよびタイミングの問題を対象とすると
き、ソフトウェアＧＭＳよりも優れている。
【００２４】第３の手法は、状況によっては極めて強力
なものであり、テスト中の同じデバイスを使用して「良
好な」基準シグナチャを生成する。これはデバイスが適
正に機能する操作範囲を有するとき達成することができ
る。この操作範囲は僅かに異なる電圧またはタイミング
条件であってもよい。実際には、しばしばそうであり、
適切な動作点を容易に見出すことができる。経験によれ
ば、診断障害のほとんどがこのカテゴリに属する。
【００２５】
【発明の実施の形態】前記方法のハードウェア実施は比
較的簡単であり、極めて低い回路オーバヘッドしか必要
としない。前記のように、ＬＢＩＳＴ選択的シグナチャ
生成はＬＢＩＳＴエンジンに幾つかの基本的シグナチャ
生成機能を追加することにより図１に示すＳＴＵＭＰＳ
構造に容易に組み込むことができる。本発明による基本
的選択シグナチャ生成構成の実施形態を図２に示す。
【００２６】図２を参照すると、ＭＩＳＲ ＳＳＧ制御
ブロック１０は、ＭＩＳＲへデータがクロックされる各
サイクルにＭＩＳＲ入力に対するそれぞれの１つまたは
複数のゲート１１へのゲート・エネーブル信号を生成す
る。このＭＩＳＲ ＳＳＧ制御ブロック１０は、ＬＢＩ
ＳＴエンジン資源によって駆動され、オン・プロダクト
・クロック・ジェネレータ（ＯＰＣＧ）機能１２と位相
ロック・ループ（ＰＬＬ）１４によって与えられるタイ
ミングで同期される。
【００２７】ＭＩＳＲ ＳＳＧ制御ブロック１０は別個
のブロックとして示されているが、ＭＩＳＲ ＳＳＧ機
能はＬＢＩＳＴの拡張機能であり、ＬＢＩＳＴエンジン
・マクロの一体部分であると想定する。
【００２８】図３は、ＳＳＧ概念を含んでいる３つの選
択モード（破線の枠で囲んだパターン選択、ラッチ選
択、ＳＲチャネル選択）の各々の詳細な論理を示してい
る。最初の２つの選択機能、すなわちパターン選択とラ
ッチ選択は設計上類似したものである。第３の機能、す
なわちＳＲチャネル選択は、対応するＭＩＳＲ入力への
選択されたＳＴＵＭＰＳチェーンの出力をエネーブルす
る。図示のレジスタはＬＢＩＳＴ汎用テスト・レジスタ
（ＧＰＴＲ）の拡張であり、ＬＢＩＳＴテストの開始時
に必要に応じてユーザによってロードされる。各機能は
選択データ・レジスタと小さい（２ビット）モード・レ
ジスタを有している。
【００２９】パターン選択機能は、比較器２０を使用し
て、パターン・カウンタ２５からのＬＢＩＳＴパターン
入力がレジスタ２２中のユーザがロードしたパターンよ
りも大きいか、等しいか、小さいかを決定する。セレク
タＳＥＬ２４は、得られる出力信号がゲート１１に結合
されたとき、パターン範囲レジスタ２２によって指定さ
れる所望のＬＢＩＳＴパターン範囲中でのみデータをＭ
ＩＳＲ中に転送するように、モード選択レジスタ２６に
よって指定された適切な条件を選択する。ラッチ選択機
能は、比較器３０、ユーザがロードするラッチ範囲レジ
スタ３２、モード選択レジスタ３６およびセレクタＳＥ
Ｌ３４を使用するが、これらは全て、パターン選択機能
の構成要素と機能が類似したものである。ラッチ選択機
能では、ＬＢＩＳＴ走査クロック・カウンタ３５がパタ
ーン・カウンタ２５の代わりに使われる。この場合、比
較器３０は走査クロック・カウンタ３５の出力をユーザ
がロードするラッチ範囲レジスタ３２の値と比較する。
その結果生じるセレクタ３４の出力信号は、ゲート１１
をエネーブルして、データをユーザが指定したＳＲＳＴ
ＵＭＰチェーン・ラッチに対するＭＩＳＲのみに結合す
る。
【００３０】ＳＲチャネル選択機能は、チャネル選択デ
コーダ４０、ユーザがロードするチャネル選択レジスタ
４２、モード選択レジスタ４４、およびモード選択レジ
スタ４４の出力をデコードするデコーダ４６を有する。
モード選択レジスタ４４の出力には、全チャネル（ＡＬ
Ｌ）、１本を除くすべて（ＡＬＬ−ＯＮＥ）、１本のチ
ャネル（ＯＮＥ）、およびチャネルなし（ＮＯＮＥ）が
含まれる。チャネル選択デコーダ４０は、チャネル選択
レジスタ４２の内容を単一のチャネルにデコードする。
ＸＯＲゲート４８は、単一の選択されたチェーンと、そ
の補集合である１つを除く全て選択の間で切り換えると
きに使用される。この論理は、全ＳＲチャネル（すなわ
ち、正常なＬＢＩＳＴ動作モード）、指定された単一の
ＳＲチェーン以外の全ＳＲチェーン、ＳＲチェーンなし
をエネーブルできることを理解されたい。
【００３１】第１のシグナチャ次元は、ＬＢＩＳＴパタ
ーンの指定された範囲についてのみ活動状態のＭＩＳＲ
入力をゲートすることにより制御される。この範囲は、
事前定義のサイクル・カウントよりも大きいか、等し
い、あるいは事前定義のサイクル・カウントよりも小さ
い全てのパターンを包含することができる。
【００３２】第２のシグナチャ次元は、対応するＭＩＳ
Ｒ入力にゲートされるデータを特定のＳＴＵＭＰＳチャ
ネルから選択することにより制御される。指定されたも
の以外の全てのＳＴＵＭＰＳチャネルが選択される、こ
の条件の補集合も選択可能である。
【００３３】第３のシグナチャ次元は、所定のスタート
・カウントおよびストップ・カウントによって決定され
るＳＴＵＭＰＳチャネル・アンロード・サイクルにおい
てのみ活動状態のＭＩＳＲ入力をゲートさせることによ
って制御される。前記と同様に、この条件の補集合も選
択できる。
【００３４】個々の各シグナチャ次元に加えて、各次元
のいずれかまたは全ての機能を同時に組み合わせてシグ
ナチャを生成することもできる。最高解像度モードで
は、単一ラッチ用のシグナチャを単一サイクルで生成す
ることができる。言いかえると、単一のパターンに対し
単一のラッチの内容を取得する。
【００３５】選択シグナチャ生成機能、幾つかの基本バ
イナリ探索アルゴリズム、およびオンザフライ・シグナ
チャ比較を用いて、ＬＢＩＳＴテストを繰り返し適用す
ると、回路の障害部分や障害パターンを容易にかつ迅速
に識別することができる。以下のものを突きとめるため
に診断解像度を最適化することができる。 ・ 障害パターンのサブセット ・ 個々の障害パターン ・ 障害ＳＴＵＭＰＳチャネル ・ 障害ラッチ・グループ ・ 個々の障害ラッチ
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３７】（１）回路上でＢＩＳＴを実行することに
より回路の障害を分離する方法であって、回路ラッチか
ら複数のＳＴＵＭＰＳチャネルを形成するステップと、
各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、ＢＩＳＴパターンの所定の範囲につい
てのみ活動状態のシグナチャ・レジスタの入力をゲート
するステップとを含む方法。 （２）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、１つまたは複数の特定のＳＴＵＭＰＳチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。 （３）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、ＳＴＵＭＰＳチャネルのアンロード・サイクルの特
定の範囲についてのみ活動状態のシグナチャ・レジスタ
の入力をゲートするステップとを含む方法。 （４）前記範囲が所定のサイクル・カウントに等しい全
てのサイクルを含む上記（３）に記載の方法。 （５）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、ＢＩＳＴパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、１つまたは複数の特定のＳＴＵＭＰＳチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。 （６）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、ＢＩＳＴパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、ＳＴＵＭＰＳチャネルのアンロード・サイクルの特
定の範囲についてのみ活動状態のシグナチャ・レジスタ
の入力をゲートするステップとを含む方法。 （７）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、ＢＩＳＴパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、１つまたは複数の特定のＳＴＵＭＰＳチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップと、ＳＴＵＭＰＳチャネル・アンロード
・サイクルの特定の範囲についてのみ活動状態のシグナ
チャ・レジスタの入力をゲートするステップとを含む方
法。 （８）回路上でＢＩＳＴを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のＳＴ
ＵＭＰＳチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、１つまたは複数の特定のＳＴＵＭＰＳチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップと、ＳＴＵＭＰＳチャネル・アンロード
・サイクルの特定の範囲についてのみ活動状態のシグナ
チャ・レジスタの入力をゲートするステップとを含む方
法。 （９）前記範囲が所定のパターン・カウントよりも大き
い全てのパターンを含む上記（１）または（５）に記載
の方法。 （１０）前記範囲が所定のパターン・カウントよりも小
さい全てのパターンを含む上記（１）または（６）に記
載の方法。 （１１）前記範囲が所定のパターン・カウントに等しい
全てのパターンを含む上記（１）または（７）に記載の
方法。 （１２）前記範囲が所定のスタート・ストップ・カウン
トによって決定される上記（３）または（６）に記載の
方法。 （１３）前記範囲が所定のサイクル・カウントよりも大
きい全てのサイクルを含む上記（３）または（６）に記
載の方法。 （１４）前記範囲が所定のサイクル・カウントよりも小
さい全てのサイクルを含む上記（３）または（６）に記
載の方法。 （１５）前記ゲート・ステップが外部チップ制御によっ
て実施される上記（１）、（２）および（３）のいずれ
か一項に記載の方法。 （１６）アレイ上でＢＩＳＴを実行することにより埋込
みアレイ中の障害を分離する方法であって、アレイ要素
から複数のチャネルを形成するステップと、シグナチャ
・レジスタの出力をシグナチャ・レジスタの入力に接続
するステップと、ＢＩＳＴパターンの所定の範囲につい
てのみ活動状態のシグナチャ・レジスタの入力をゲート
するステップとを含む方法。 （１７）アレイ上でＢＩＳＴを実行することにより埋込
みアレイの障害を分離する方法であって、アレイ要素か
ら複数のチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、１つまたは複数のチャネルについてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップとを
含む方法。 （１８）アレイ上でＢＩＳＴを実行することにより埋込
みアレイの障害を分離する方法であって、アレイ要素か
ら複数のチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、チャネル・アンロード・サイクルの特定の範囲につ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。
【図面の簡単な説明】
【図１】典型的な従来技術のＳＴＵＭＰＳアーキテクチ
ャのブロック図である。
【図２】ＳＴＵＭＰＳアーキテクチャと組み合わせて使
用される本発明の教示による選択的シグナチャ生成構成
の略図である。
【図３】図２に示すＭＩＳＲ入力ゲート制御の詳細の略
図である。
【符号の説明】
１０ ＭＩＳＲ ＳＳＧ制御ブロック １１ ゲート １２ オン・プロダクト・クロック・ジェネレータ（Ｏ
ＰＣＧ）機能 １３ ＬＢＩＳＴエンジン １４ 位相ロック・ループ（ＰＬＬ）
フロントページの続き (72)発明者 フランコ・モティカ アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション クロー ブ・ブランチ・ロード 145 (72)発明者 フィリップ・ジェイ・ナイ アメリカ合衆国05495 バーモント州ウ ィリストン ピー・オー・ボックス 1713 (56)参考文献 特許2584172（ＪＰ，Ｂ２) 特公 平８−33440（ＪＰ，Ｂ２) 特公 平７−72872（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3187 G11C 29/00 671 G06F 11/22 360

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】回路上でＢＩＳＴを実行することにより回
    路の障害を分離する方法であって、 前記回路のラッチから複数のシフト・レジスタ・ラッチ
    ・チェーンを形成するステップと、 ＢＩＳＴパターンを発生するリニア・フィードバック・
    シフト・レジスタを前記複数のシフト・レジスタ・ラッ
    チ・チェーンのそれぞれの入力に接続し、前記複数のシ
    フト・レジスタ・ラッチ・チェーンのそれぞれの出力を
    ゲートを介してシグナチャ・レジスタの入力に接続する
    ステップと、 ユーザがロードするパターン範囲レジスタの値とパター
    ン・カウンタの値とを比較して前記ゲートを制御し、前
    記ユーザが指定したパターン範囲でのみ前記シフト・レ
    ジスタ・ラッチ・チェーンのデータをシグナチャ・レジ
    スタの入力に結合するステップとを含む方法。
  2. 【請求項２】回路上でＢＩＳＴを実行することにより回
    路の障害を分離する方法であって、 前記回路のラッチから複数のシフト・レジスタ・ラッチ
    ・チェーンを形成するステップと、 ＢＩＳＴパターンを発生するリニア・フィードバック・
    シフト・レジスタを前記複数のシフト・レジスタ・ラッ
    チ・チェーンのそれぞれの入力に接続し、前記複数のシ
    フト・レジスタ・ラッチ・チェーンのそれぞれの出力を
    ゲートを介してシグナチャ・レジスタの入力に接続する
    ステップと、 ユーザがロードするラッチ範囲レジスタの値と走査クロ
    ック・カウンタの値とを比較して前記ゲートを制御し、
    前記ユーザが指定したシフト・レジスタ・ラッチ・チェ
    ーンのラッチのデータを前記シグナチャ・レジスタの入
    力に結合するステップとを含む方法。
  3. 【請求項３】回路上でＢＩＳＴを実行することにより回
    路の障害を分離する方法であって、 前記回路のラッチから複数のシフト・レジスタ・ラッチ
    ・チェーンを形成するステップと、 ＢＩＳＴパターンを発生するリニア・フィードバック・
    シフト・レジスタを前記複数のシフト・レジスタ・ラッ
    チ・チェーンのそれぞれの入力に接続し、前記複数のシ
    フト・レジスタ・ラッチ・チェーンのそれぞれの出力を
    ゲートを介してシグナチャ・レジスタの入力に接続する
    ステップと、 ユーザがロードするパターン範囲レジスタの値とパター
    ン・カウンタの値とを比較して前記ゲートを制御し、前
    記ユーザが指定したパターン範囲でのみ前記シフト・レ
    ジスタ・ラッチ・チェーンのデータをシグナチャ・レジ
    スタの入力に結合するステップとユーザがロードするラ
    ッチ範囲レジスタの値と走査クロック・カウンタの値と
    を比較して前記ゲートを制御し、前記ユーザが指定した
    シフト・レジスタ・ラッチ・チェーンのラッチのデータ
    を前記シグナチャ・レジスタの入力に結合するステップ
    とを含む方法。
  4. 【請求項４】回路上でＢＩＳＴを実行することにより回
    路の障害を分離する方法であって、 前記回路のラッチから複数のシフト・レジスタ・ラッチ
    ・チェーンを形成するステップと、 ＢＩＳＴパターンを発生するリニア・フィードバック・
    シフト・レジスタを前記複数のシフト・レジスタ・ラッ
    チ・チェーンのそれぞれの入力に接続し、前記複数のシ
    フト・レジスタ・ラッチ・チェーンのそれぞれの出力を
    ゲートを介してシグナチャ・レジスタの入力に接続する
    ステップと、 ユーザがロードするパターン範囲レジスタの値とパター
    ン・カウンタの値とを比較して前記ゲートを制御し、前
    記ユーザが指定したパターン範囲でのみ前記シフト・レ
    ジスタ・ラッチ・チェーンのデータをシグナチャ・レジ
    スタの入力に結合するステップと、 ユーザがロードするチャネル選択レジスタの値をデコー
    ドして前記ゲートを制御し、前記ユーザが選択した前記
    シフト・レジスタ・ラッチ・チェーンのデータをシグナ
    チャ・レジスタの入力に結合するステップと、 ユーザがロードするラッチ範囲レジスタの値と走査クロ
    ック・カウンタの値とを比較して前記ゲートを制御し、
    前記ユーザが指定したシフト・レジスタ・ラッチ・チェ
    ーンのラッチのデータを前記シグナチャ・レジスタの入
    力に結合するステップとを含む方法。
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