JPH0762695B2 - ドライバ順序付け回路及びそれを有する集積回路チップ - Google Patents

ドライバ順序付け回路及びそれを有する集積回路チップ

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JPH0762695B2
JPH0762695B2 JP61180262A JP18026286A JPH0762695B2 JP H0762695 B2 JPH0762695 B2 JP H0762695B2 JP 61180262 A JP61180262 A JP 61180262A JP 18026286 A JP18026286 A JP 18026286A JP H0762695 B2 JPH0762695 B2 JP H0762695B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は集積回路ロジツクチツプのテスト、より具体的
に言えば、集積回路ロジツクチツプをテストする際に過
度なノイズ（デルタＩ）を阻止することに関する。
B.従来の技術 VLSIデバイスのテスト装置において、デバイスの機能テ
ストパターンを印加している間に、電気的ノイズがパワ
ーサプライ又はI/Oラインの何れかで発生されるので、
デバイスの内部ロジツク状態が予測不可能になり、テス
トの測定が出来ない。以下により詳しく述べられるよう
に、２つの態様の極めて大きな電気的ノイズがオフチツ
プドライバのスイツチにより発生される。
多数のオフチツプドライバが同時に切り換えられた時、
パワーサプライの電流に大きな変化が生ずる（デルタ
Ｉ）。このデルタＩ電流の電流路はドライバの出力用ワ
イヤから、ドライバを通り、パワーサプライの配分回路
網のバイパス用ではないインダクタンス及び抵抗を通過
して、テスト装置のアースへ戻る。バイパス用ではない
インダクタンス及び抵抗に跨がつて発生される電圧は、
数式Ｖ＝L dI/dt＋RdIで表わされる。但し、上式で、Ｖ
は発生された電圧値、Ｌは、バイパス用ではないインダ
クタンス値、Ｒはその抵抗値、dIはデルタＩの値、dI/d
tは時間に対する電流Ｉの変化率である。dIとdI/dtは、
ノイズに関係するドライバのタイプと、同時に切り換え
られるドライバの数とに直接関係する。
ドライバが状態変化をすると変化する電圧及び電流はま
た、相互インダクタンスと相互キヤパシタンスを介して
近くのI/O通路に結合する。相互インダクタンス及び相
互キヤパシタンスの結合は、虚偽の切り換えの発生を助
長して、テストを誤動作にする。結合による電圧及び電
流は数式、Ｖ＝M dI/dtと、Ｉ＝C dV/dtにより表わされ
る。上式において、Ｍは相互インダクタンス、Ｃは電流
路の間の相互キヤパシタンス、dV/dtは時間に対する電
圧の変化率である。再言すると、ノイズの大きさはドラ
イバのタイプ（速度）と、付近のI/O通路にノイズを結
合するドライバの数とに直接関係する。
解決法 （ａ）テスト装置を改造すること。これは実際に行われ
て来た。然しながら、複雑な電気的ノイズが依然として
現われる。新製品に移行するサイクルが早いので、製品
補償がテスタの能力をすぐに凌駕する。
（ｂ）出力ラインのプリチヤージ（precharge）。この
技術はテストパターンを印加する際に、所定数の沢山の
ドライバを切り換えることを可能にするけれども、切り
換えが起る前に、テスト装置がすべての出力ラインを予
定値にプリチヤージされるまでは、ドライバの同時切り
換えは出来ない。一たび切り換えられると、テスト装置
による各出力の終了は、出力を測定する前に、その適当
な値に復帰されねばならない。この方法は有用であるけ
れども、以下の３つの弱点がある。
（ｉ）テスト時間が可成り増加する。（ii）性能と設備
経費がチツプ設計者に不満足である。（iii）各テスト
パターンを実施する際に、出力状態が予測され、知られ
ていなければならない。これは、各テストパターンの出
力状態を記録して、記録パターンの実行が完了した後の
長時間後に、予測されている結果の状態と比較する自己
テスト原理にそれ自身合致しない。
（ｃ）出力を切り換える回数をテストパターンで制御す
ること。−これは、部品番号がドライバーの切り換えを
特定の回数に制限するようにさせて、99.5％以上のテス
トカバレージを達成することが出来る。然しながら、こ
れは、テスト装置が利用するテストパターンの正確な態
様のテストパターンを、シユミレータで追跡しなければ
ならないことが最も大きな問題である。多くのテスト装
置はすべての入力変化を直列に印加するので、これは、
ドライバの切り換えをソフトウエアで制御するため、長
いシユミレーシヨン時間を必要とする。
（ｄ）本発明に従つた、オンチツプ（即ち、デバイスに
包含された）のドライブ順序付け回路網を使用するこ
と。これは後で詳細に説明される。
本明細書は米国特許第4441075号を引用しており、この
米国特許の明細書及び図面の内容をすべて活用する。
従来技術 集積回路デバイスをテストするための多くのテスト技
術、テスタ及びテスト回路がこの分野で知られている。
以下に記載された刊行物は単に従来技術を示すのに列記
したものではなく、本発明に関連して最も適切な従来技
術又は最も関連性ある従来技術を示すものとして把握さ
れるべきものである。
背景 米国特許 発明の名称、「コンピユータ制御のテストシステム及び
テスト方法」の第3599161号特許。
同、「質問信号を発生するための、デジタル微分分析質
問器のマトリツクスを用いた自動テスト装置」の第3694
632号特許。
同、「順次にアドレスを行う回路網によるテストシステ
ム」第3784910号特許。
同、「多重アレーのテストプローブアセンブリのための
多層制御システム」の第3848188号特許。
同、「高回路密度を有するテスト装置のための電子テス
タ」の第3873818号特許。
同、「ロジツクチツプのテスト方法及びそれを適用する
ロジツクチツプ」の第3924144号特許。
同、「埋め込みアレーのテスト」の第3961251号特許。
同、「テスト回路」の第3976940号特許。
同、「デジタル刺激の発生及び応答測定手段」の第4066
882号特許。
同、「プログラム可能のテスト方法及び装置」の第4070
565号特許。
同、「マクロプロセツサ盤の自動テスタ」の第4125763
号特許。
同、「プログラム可能テストポイント選択回路」の第41
80203号特許。
同、「内部回路デジタルテスタ」の第4216539号特許。
同、「レベル感知走査デザイン（LSSD）のルールを遂行
するLSI回路とその回路をテストする方法」の第4298980
号特許。
同、「ノイズ抑制２レベルデータ信号ドライバ回路配
列」の第4334310号特許。
同、「テストされる素子が必要とするチヤネルよりも少
ないチヤネルを持つテスト装置による複雑な半導体素子
の自動テスト」の第4348759号特許。
同、「オンチツプのデルタＩノイズのクランプ回路」の
第4398106号特許。
同、「電気的なチツプ定置テスト（ECIPT）構造及びそ
のテスト方法」の第4441075号特許。
同、「Ｎ個の内部接続集積回路のチツプを有するパツケ
ージ構造を電気的にテストする方法」の第4494066号特
許。
同、「Ｎ個の内部接続集積回路チツプを有するパツケー
ジ構造を電気的にテストする方法」の第4504784号特
許。
IBM技報（IBM.Technical Disclosure Bulletin） ダスグプタ（S.DasGupta）等による「３状態デバイスの
ロジツク構造」（Logic Structure For Testing Tri-St
ates Drivers）と題する1978年12月刊行のVol.21,No.7
の2796頁乃至2797頁。
バーリツシユ（A.E.Barish）等による「ドライバパワー
の配分」（Driver Power Distribution）と題する1980
年４月刊行のVol.22,No.11の4935頁乃至4937頁。
ゴエル（P.Goel）等による「多チツプパツケージの機能
的に独立したA.C.テスト」（Functionally Independent
A.C.Test For Multichip Package）と題する1982年10
月刊行のVol.25,No.5の2308頁乃至2310頁。
グラフ（M.C.Graf）等による「チツプ隔離方法」（Chip
Partitioning Aid）と題する1982年10月刊行のVol.25,
No.5の2314頁乃至2315頁。
バンカ（D.C.Banker）等による「ドライバ順序付け回
路」（Driver Sequencing Circuit）と題する1983年12
月刊行のVol.26,No.7Bの3621頁乃至3622頁。
C.発明が解決しようとする問題点 本発明の目的は集積回路デバイス又はチツプのテストの
効率化と信頼性を改善することにある。
本発明の他の目的はテストされる集積回路デバイス又は
チツプ上にドライバの順序付け回路網を設けて、テスト
される集積回路デバイス又はチツプのドライバ回路（又
はドライバ回路のグループ）の切り換え時間をテスト装
置で制御させることにある。
本発明の目的は、集積回路ロジツクチツプのテストの効
率と信頼性とを向上するために、テストの間で、ドライ
バが同時に切り換わることにより生ずる“デルタI"の問
題を顕著に、若しくは全体として効果的に解決すること
にある。
本発明の目的は、テスト装置の制御の下で、且つテスト
期間中に、ドライバ又はドライバのグループの切り換え
を順序だてるため、ロジツクチツプ又はそれと同等のデ
バイス上にドライバ順序付け回路網を設けることにあ
る。
D.問題を解決するための手段 本発明はテストされるべきデバイス又はチツプ上に設け
られたドライバの順序付け回路網であると要約すること
が出来、それはドライバ回路のグループの切り換えの間
のタイミングをテスト装置で制御して、所定の個数以上
のドライバ回路が同時に切り換え状態になることを防止
する。換言すれば、ドライバ出力ピンのすべてのグルー
プがテストを失敗させるような、大きなデルタＩ又は結
合ノイズを発生しないように、ドライバ順序付け回路網
が設けられる。ドライバ順序付け回路網は、テストされ
ているデバイスへドライバ出力の完全制御を与えるよう
付勢される。通常のアプリケーシヨン、換言すれば、デ
バイスの所定の目的又は所定の機能においては、ドライ
バ順序付け回路網は減勢にされている。ドライバ順序付
け回路網の機能はテスト期間中でオフチツプドライバの
切り換えを制御することにある。
E.実施例 多数のオフチツプドライバが同時に切り換えられた時、
パワーサプライの電流に大きな変化が生ずる（デルタ
Ｉ）。第４図はこのデルタＩを示し、そして、このデル
タＩ電流の経路は、ドライバの出力ワイヤから、ドライ
バを経てパワーサプライの配分回路網のバイパス用では
ないインダクタンス及び抵抗を通過して、テスト装置の
グランドへ戻る。第2C図は数式Ｖ＝L dI/dt＋RdIで表わ
され、バイパス用でないインダクタンス及び抵抗を通し
て発生される電圧を表わす。dI及びdI/dtは、ノイズに
関係するドライバのタイプと、同時に切り換えられるド
ライバの数とに直接関係する。
また、ドライバが状態変化すると、虚偽の切り換えを起
こすほどの大きさに変化する電圧及び電流が近くのI/O
の通路と結合して、テストを失敗させる。第３図は、数
式Ｖ＝M dI/dtと、Ｉ＝C dV/dtにより表わされる、結合
されうる電圧と電流を示している。上式で、Ｍは相互イ
ンダクタンス、Ｃは電路間の相互キヤパシタンスであ
る。繰返して言うと、ノイズはドライバのタイプ（速
度）と、近くのI/O通路にノイズを結合するドライバの
数に直接関係する。
第１図はドライバのシーケンシング、即ち順序付け回路
網の１例を示す。「＋禁止」、「シフト入力」、「L1ク
ロツク」、「L2クロツク」と名付けられた入力はテスト
装置によつて制御される。出力、「＋禁止グループ１」
乃至「＋禁止グループ４」は夫々関連するオフチツプド
ライバのグループの禁止制御ラインとしてチツプ上で連
続している。図示されたドライバの順序付け回路網はチ
ツプ上にある。
第１図に示された「L1ラツチ」及び「L2ラツチ」と名付
けられたラツチは、一般にシフトレジスタ構成と称され
ている構成に接続されている。「シフト入力」に印加さ
れたデータは、L1クロツクとL2クロツクが交互に印加さ
れると、後段のラツチへ順番に通される。図示されたOR
ブロツクは４個の「＋禁止グループ」出力を制御するた
めに、「＋禁止入力」か又はシフトレジスタの内容の何
れかを通過させる。「＋シフト出力」の信号はレジスタ
のストリングをテストするために、テスト装置で使われ
る。
次にシステムの動作について説明すると、（１）「＋禁
止」＝「論理的１状態」にすると、すべての「＋禁止グ
ループ」のライン上に「論理的１」をセツトすることに
よつて、すべてのオフチツプドライバを禁止状態にす
る。
（２）この状態で、オフチツプドライバが切り換えられ
るのを恐れることなく、シフトレジスタは既知の状態
（すべてのラツチ出力＝「論理的１」）に事前セツトす
ることが出来る。（３）次に、「＋禁止」を「論理的
０」に変更する。オフチツプドライバはラツチの内容に
よつて以然として禁止されている。（４）最後に、「シ
フト入力」＝「論理的０」にし、そして、すべてのラツ
チ出力が「論理的０」になるまで、「論理的０」を順番
にシフトする（L1クロツクとL2クロツクを交番すること
によつて）。これを行つている時に、L1クロツクとL2ク
ロツクの間の分離と等しい、グループの間の分け方で、
ドライバのグループを順番に付勢する。（５）オフチツ
プドライバを順番に減勢するために、シフト入力＝「論
理的１」にセツトし、そして「論理的１」をシフトし
て、４個のラツチ出力点に「論理的１」を順番に出力す
る。システム動作において、「＋禁止」及び「シフト入
力」の両方は論理的０でなければならない。L1クロツク
及びL2クロツクの両方はそれらの付勢論理レベルにある
ので、シフト入力データ（論理的０）がラツチ出力に保
たれる。オフチツプドライバは、この場合、いつでも付
勢することが出来る。
シフトのストリング及び対応するORゲートを追加する
と、多数のオフチツプドライバのグループを制御するこ
とが出来るのは注意を要する。例えば、 チツプ上に240個のオフチツプドライバがあると仮定
し、 12のグループが形成される（デザインによつて）と仮定
する。
従つて、１グループ毎に20個のドライバを含み、そし
て、12のグループを制御するために、６個のL1ラツチ
と、６個のL2ラツチと、12のORゲートを必要とする。
テスト装置に他の付加的接続は必要ない。
ドライバが禁止されている間に、シフトレジスタを事前
セツトすることにより、オフチツプドライバの選択的な
付勢を許容し、次に、＋禁止を“0"に変化して事前セツ
トのシフトレジスタを付勢して、ドライバのグループを
選択させる潜在的な能力が存在する。
ドライバの順序付け回路網（DSN）の利点及び不利点を
掲げると、 （１）柔軟性−DSNは必要に応じて利用し、或は無視す
ることが出来る。テストパターンが付勢されるドライバ
を呼び出す時は何時でも、問題パート番号が使われるDS
Nを必要とする。ドライバは順番に付勢され測定され、
そして次に、そのようなパターンごとに禁止される。
（２）ドライバのグループ−各ドライバのグループは各
グループに対して、ドライバの配置を物理的に選択する
ことによつて結合ノイズ及びパワーサプライのノイズの
両方を最小化するよう設計することが出来る。加えて、
問題を起こしがちなドライバはグループの大きさだけに
よらずに、毎グループ当り、特定の個数に限定すること
が出来る。
（３）実施の容易性−新しいテスト用ハードウエアを必
要とせず、且つテストを発生するため、僅かな変更を施
こすだけである。
（４）テスト装置で制御される順序−テスト装置が切り
換えるドライバのグループの間での時間的分離を完全に
制御する。
（５）低い設備経費−DSNの回路部品が少なく、そし
て、装置のユーザに対して性能上のペナルテイがない。
（６）融通性−DSNは、定位置テスト（ECIPT）の区分、
（ECIPTはチツプの定位置テストであつて、米国特許第4
504784号にすべて記載されている）、ドライバの禁止ピ
ン技術、及び自己テスト原理との互換性を持つている。
（７）出荷製品の品質レベル（SPQL）−DSNは独特なテ
スト方法なので、すべての欠陥をカバーするようテスト
することを要しない。小数の回路素子及びデバイスロジ
ツクへの小数のインターフエイスはデバイスの歩どまり
とSPQLに対するDSNの寄与を少なくする。
（８）DSNは次のレベルのパツケージに容易に使用しえ
ない。DSNはウエハ、チツプ及び単１のチツプモジユー
ルをテストする場合に主として必要とされる。
（９）具体的な装置によつては、DSNはたつた３乃至５
本のI/Oピン、即ちI/O接触部しか必要としない。
（10）独特のDSN入力は、多重チツプモジユール（MCM）
のために意図されたデバイスのためのウエハテストにお
いて、定義することが出来る。組み立ての次のレベルに
おいて通常使うことの出来ないコンタクトパツドを、DS
N入力として使用することが出来る。
ドライバ順序付け回路網を使つた本発明の良好な実施例
が第５図に示される。チツプ内部の論理機能は複数個の
論理的入力レシーバR5乃至R54により供給される。チツ
プの論理機能出力はオフチツプドライバD2乃至D102を経
てテスト装置へ送り帰される。各ドライバD3乃至102は
ドライバ禁止入力を持つており、この禁止入力が付勢さ
れた時に、ドライバに入力される論理状態を阻止（禁
止）し、且つドライバの出力を、既知のインピーダンス
か、又は高いインピーダンス状態にさせる。ドライバD2
はどんな場合でも禁止されることがない。D2はレベル感
知走査デザイン（LSSD）のレジスタストリングである、
通常知られているシフトレジスタの出力である。LSSDレ
ジスタストリングはチツプ論理機能に使われ、そしてロ
ジツクのテスト性を強化する。第６図は３個のロジツク
入力と、１つの禁止入力を有するドライバ回路の１例を
示す。
上述したすべての素子はチツプ上に作られ、通常のVLSI
チツプである。ドライバ順序付け回路網を具体化するた
めに、付加的なレシーバ、ドライバ及びロジツクを必要
とする。代表的なDSNは第５図の右側下部に「ドライバ
順序付け回路網」と名付けられた破線で囲まれて示され
ている。オフチツプドライバD3乃至D102は夫々が10個の
ドライバを持つ10個のグループに分割されている。各グ
ループは、10本の別個のグループ禁止ラインがあり、夫
々の禁止ラインが各ドライバグループに属するように、
１つの共通の禁止ラインを割り当てられている。再言す
ると、ドライバD2はシフトレジスタ出力機能を与えるの
で、D2は禁止されることがない。すべてのグループ禁止
ラインは「＋禁止」制御ラインによつて、同時に禁止状
態にセツトすることが出来、そして、夫々のグループ禁
止ラインは、10個のシフトレジスタラツチ（L1乃至L1
0）を介して論理的“1"をシフトする「シーケンス走査
入力」、「＋L1クロツク」及び「＋L2クロツク」を使う
ことによつて、順番に付勢することが出来る。同様に、
「＋禁止」ラインはすべてのグループ禁止ラインを同時
に付勢状態にすることが出来、或は、各ラインは10個の
ラツチ（第８図に示したシフト動作のタイミング図を参
照）を介して論理的“0"をシフトすることによつて、順
番に付勢することが出来る。ドライバD1は、テスト装置
にシフトレジスタの出力を与えることによつて、DSNの
順番付けシフトレジスタのテストを容易にする。
この実施例において、過剰なオフチツプドライバが同時
に切り換えられるのを防ぐために、下記のテスト実行ス
テツプを使う。
（１）ドライバ順序付け回路網のレシーバR4に、テスタ
の「＋禁止」ライン上の論理的“1"を印加する。
（２）テスト装置（図示せず）からチツプへの電力を上
昇する。註：オフチツプドライバD3乃至D102は禁止され
ている。
（３）「ドライバ順序付け回路網」のレシーバR3に、テ
スト装置の「順序付け走査−入力」ライン上の論理的
“1"を印加する。註：同時に、論理的“1"によりシフト
レジスタ（L1乃至L10）をロードするために、「ドライ
バ順序付け回路網」のレシーバR2及びR1の交番クロツク
パルス（＋L1クロツク及び＋L2クロツク）を５回印加す
る。
（４）「＋禁止ライン」を使用して、「ドライバ順序付
け回路網」のレシーバR4に論理的“0"を印加する。註：
ドライバD3乃至D102はL1乃至L10により以然として禁止
されている。ステツプ１乃至ステツプ４は開始期の電力
供給にのみ使われる。
（５）チツプのロジツクの誤りをテストするために、テ
スタ（端子５乃至54）からオンチツプレシーバR5乃至R5
4へ論理入力を印加する。
（６）「シーケンス走査−入力」ラインを介してレシー
バR3へ論理的“0"を印加する。同時に、ラツチL1乃至L1
0に論理的“0"を順番にロードするために、交番的クロ
ツクパルスを与える＋L1及び＋L2クロツクを使つて、R2
及びR1にクロツクパルスを５回印加する。
（７）欠陥検出テストを実行するため、ドライバD3乃至
D102の出力状態を測定して、その結果と、予測されてい
る状態とを比較する。
（８）テスト装置の「シーケンス走査−入力」の論理的
“1"をレシーバR3に印加する。同時に、ラツチL1乃至L1
0に論理的“1"を順番にロードするために、交番的クロ
ツクパルスを与える＋L1及びL2クロツクを使つて、R2及
びR1にクロツクパルスを５回印加する。この動作は10組
のドライバグループの各々を禁止する。（第８図に示さ
れたように） （９）ロジツクチツプのLSSDシフトレジスタ（図示せ
ず）中で捕捉されたデータをシフトアウトするために、
オンチツプレシーバR5乃至R54にテスタ刺激を印加す
る。オフチツプドライバD2を経てシフトアウトした各デ
ータビツトを測定して、欠陥検出テストを行うため、測
定結果と、予想されている状態とを比較する。
所望のテストのすべてが完了するまで、ステツプ（５）
からステツプ（９）は繰返して行われる。
ドライバグループの順序付けの間で、＋L1クロツクパル
スと＋L2クロツクパルスとの間のパルス分離を増加する
ことによつて、ノイズを更に減少することが可能であ
る。
テストを妨害することなく、10個のオフチツプドライバ
が同時に切り換わることが、重要な前提である。この
“グループの大きさ”（１つのグループ当り10個のオフ
チツプドライバ）はドライバの速度及びロジツクのノイ
ズの限界などを含む多くのパラメータに敏感なフアクタ
だから“グループの大きさ”は控え目に決めた方がよ
い。グループの大きさを小さくすることはコストが大き
くはならない。追加的に設けられた各グループのコスト
は１個の新しいラツチ（即ち、L11）と１つの新しいOR
ゲートである。付加的なI/O接続は必要としない。
F.発明の効果 以上のように、この発明によれば、テストすべき集積回
路デバイス、即ちチツプのドライバ回路の切り換え時間
を、テスト装置で制御する、チツプ上のドライバ順序付
け回路網が与えられ、これによりテスト期間中の過剰な
ノイズが防止される。
【図面の簡単な説明】
第１図は本発明に従つた代表的なドライバ順序付け回路
網を示す図、第2A図は切り換えの間で、オフチツプドラ
イバによりドライバ出力ワイヤに生ずる電圧波形を示す
図、第2B図は第１図の回路に示されたデルタＩ電流路で
生ずるデルタＩ波形を示す図、第2C図は第１図の回路の
バイパス用でないインダクタンス及び抵抗に跨がつて発
生される電圧を示す図、第3A図は第１図の従来の回路の
結合電圧Ｖ＝M dI/dtを示す図、第3B図は第１図の従来
の回路の結合電流Ｉ＝C dV/dtを示す図、第3C図は第１
図の従来の回路の出力点における結合された電圧ノイズ
の波形を表わす図、第４図は従来の技術に従つて、ドラ
イバ出力ワイヤから、ドライバを通り、パワーサプライ
配分回路網のバイアス用ではないインダクタンス及び抵
抗を通過し、バイパスキヤパシタを通つてテスト装置の
グランドと戻るデルタＩ電流路を説明するための図、第
５図はテスト中の集積回路チツプがドライバ順序付け回
路網（DSN）に含まれている本発明の実施例を説明する
図、第６図は３つのロジツク入力と、１つの禁止入力
と、１つの出力を有する代表的なドライバ回路の図、第
７図は第６図のドライバ回路のブロツク図、第８図は第
５図に示された実施例の動作を説明するためのタイミン
グ図である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】テスト対象上に設置され、複数のグループ
    に分けられたドライバを前記グループごとに切り換える
    ドライバ順序付け回路であって、 禁止信号を受け取る禁止入力端子と、 順序スキャン信号を受け取るシフト入力端子と、 第一のクロック信号を受け取る第一クロック入力と、 第二のクロック信号を受け取る第二クロック入力と、 各々が一の出力とクロック入力とを少なくとも具備する
    ラッチをｎ個有し、第一のラッチにシフト入力が供給さ
    れ、最後のラッチからシフト出力が供給されるシフトレ
    ジスタと、 夫々が第一入力と第二入力と一の出力とを有しているｎ
    個のOR論理と、 前記禁止入力端子と全ての前記OR論理に係わる前記第一
    入力とを接続する第一接続手段と、 それぞれの前記ラッチの出力とそれぞれのOR論理の第二
    入力とを接続する第二接続手段と、 前記シフト入力を前記第一のラッチに対して入力する第
    三接続手段と、 前記シフトレジスタの一つおきの前記ラッチに前記第一
    クロック信号を接続する第四接続手段と、 前記シフトレジスタの前記ラッチのうち前記第一クロッ
    ク信号が供給されない前記ラッチに対して前記第二クロ
    ック信号を接続する第五接続手段と、 それぞれの前記OR論理の前記一の出力を前記ドライバの
    禁止入力に接続する第六接続手段と、 を含むドライバ順序付け回路。
  2. 【請求項２】集積回路チップであって、 各々が入力端子と出力端子を有する複数の受信回路と、 各々のグループが複数のドライバ回路を有している、ｎ
    個の前記グループに分けられたドライバ回路群であっ
    て、夫々の前記ドライバ回路はデータ入力と禁止入力と
    出力とを具備し、前記禁止入力に禁止信号が存在する時
    は前記ドライバ回路の前記出力が切り換え禁止状態に維
    持される、ドライバ回路群と、 前記複数の受信回路の出力端子と前記ドライバ回路群の
    データ入力とに接続された論理回路手段であって、前記
    受信回路から二進入力を受取り、前記データ入力へ二進
    入力を出力する作用をなし、ドライバ順序付け回路を具
    備し、前記ドライバ順序付け回路の一の出力が前記禁止
    入力に供給される論理回路手段と、を含み、 前記ドライバ順序付け回路は、 禁止信号を受け取る禁止入力端子と、 順序スキャン信号を受け取るシフト入力端子と、 第一のクロック信号を受け取る第一クロック入力と、 第二のクロック信号を受け取る第二クロック入力と、 夫々が第一入力と第二入力と一の出力とを有しているｎ
    個のOR論理と、 各々が一の出力とクロック入力とを少なくとも具備する
    ラッチをｎ個有し、第一のラッチにシフト入力が供給さ
    れ、最後のラッチからシフト出力が供給されるシフトレ
    ジスタと、 前記禁止入力端子と全ての前記OR論理に係わる前記第一
    入力とを接続する第一接続手段と、 それぞれの前記ラッチの出力とそれぞれのOR論理の第二
    入力とを接続する第二接続手段と、 前記シフト入力を前記第一のラッチに対して入力する第
    三接続手段と、 前記シフトレジスタの一つおきの前記ラッチに前記第一
    クロック信号を接続する第四接続手段と、 前記シフトレジスタの前記ラッチのうち前記第一クロッ
    ク信号が供給されない前記ラッチに対して前記第二クロ
    ック信号を接続する第五接続手段と、 それぞれの前記OR論理の前記一の出力を前記ドライバの
    禁止入力に接続する第六接続手段と、 を具備することを特徴とする集積回路チップ。
JP61180262A 1985-09-03 1986-08-01 ドライバ順序付け回路及びそれを有する集積回路チップ Expired - Lifetime JPH0762695B2 (ja)

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