JPS60187871A

JPS60187871A - 論理集積回路

Info

Publication number: JPS60187871A
Application number: JP59046101A
Authority: JP
Inventors: Shuichi Kato; 周一加藤; Masaomi Okabe; 岡辺　雅臣; Makoto Tachiki; 立木　真; Masahiro Ueda; 昌弘植田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-03-07
Filing date: 1984-03-07
Publication date: 1985-09-25
Also published as: JPH0454910B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、多数の出カバソファを有する論理集積回路
に関し、特にそのテスト時に出カバ・ソファの出力レベ
ルの概略同時変化に起因して誘発される電源ノイズを低
減するようにしたものに関するものである。

〔従来技術〕

通常の論理集積回路は、第１図に示すように内部ゲート
で構成された所望の論理機能を有する論理回路ブロック
Ｌと、その論理回路ブロックＬへの信号入力手段として
の大カバンファＢＩ及び信号出力手段としての出力バッ
ファＢＯを有している。

ここで、一般的には入カバソファ、内部ゲート及び出カ
バソファを構成する論理回路へ給電するための電源ライ
ン及び電源ピンは、全論理回路に共通して形成される。

ところで、各論理ゲートの出力レベルの変化に伴い回路
電流が変化するため、論理集積回路に供給される電源電
流も変化するが、特に出カバソファの出力レベルの変化
に伴う回路電流の変化は、通常式カバソファ及び内部ゲ
ートに比して大きく、過渡的な電源電流の変化が大きい
、また、論理集積回路が多数の出カバ・ソファを有する
場合に番よ、複数の出カバソファが概略同時にスイッチ
ングする可能性が大き（、出力バッファのスイ・ノチン
グに同期した過渡的な電源電流が太き（なる。

このような論理集積回路をテストする場合には、電源ビ
ン及び各信号ビンはソケット及びパフォーマンスポード
等の治具を介してテスタ上の電源及び信号端子にそれぞ
れ接続される。すなわち、論理集積回路は治具に付随す
る寄生インダクタンスを有する伝送系で給電される。し
たがって、特に出カバソファのスイッチング時に発生す
る過渡的な電源電流により給電系に過渡電圧が誘起され
、このため論理集積回路に印加される電源電圧が変動す
る。すなわち、出カバソファの出力レベルの変化に同期
して電源ピンに電源ノイズが誘起される。

一方、入力信号ビンに印加される入力電圧はテスターの
接地電位を基準にして所望の値に設定される。このため
、論理集積回路の入力信号ビンに印加される正味の入力
電圧は電源ピンに誘起される電源ノイズ分だけ変化し、
テスト時の入力動作電圧マージンが低下する。この電源
ノイズは過渡的な電源電流に依存しており、過渡電流が
大きい程、すなわち、出力レベルが概略同時に変化する
出カバソファ数が多いほど、誘起される電源ノイズが大
きくなり、テスト時の入力動作電圧マージンが低下する
。

特に、多数の出カバソファを有する大規模な論理集積回
路では、論理機能の複雑性及び多様性等により、上記出
力レベルが概略同時変化する出カバソファ数を所定値以
下にしつつ論理機能を検証するためのテストパターンを
作成することは非常に困難であり、むしろ、多数の出カ
バソファが概略同時に変化する可能性が大きく、テスト
時の入力動作電圧マージンが著しく低下し、最悪の場合
には誤動作を起こすという問題が発生ずる。

以上述べたように、従来の論理集積回路においては、テ
スト時に出力バッファの出力レベルの概略同時変化に起
因して誘発される電源ノイズにより入力動作マージンが
低下するという問題があった。

〔発明の概要〕

本発明は、かかる点に鑑みてなされたもので、論理回路
ブロックの論理状態に拘わらず、複数の出カバソファの
出力レベルを強制的に一括して高論理レベルあるいは低
論理レベルに設定する制御ゲート群を設けることにより
、テスト時に概略同時に変化する出カバソファ数を所定
値以下に制限し、所望の入力動作電圧マージンを確保す
ることのできる論理集積回路を提供することを目的とし
ている。

〔発明の実施例〕

以下、本発明の×施例を図について説明する。

第２図はこの発明に係る論理集積回路の一実施例を示す
構成図であり、特に非反転出力形式の出力バッファを採
用した論理集積回路にこの発明を適用した例を示すもの
である。第２図において、Ｇｌ、Ｇ２．・・・、Ｇｍは
それぞれ制御ゲートＧｌｌ〜ＧＩｎ、　Ｇ２１〜Ｇ２ｎ
、　＋＋、　Ｇ耐〜ＧＩＩＩｎからなる制御ゲート群で
あり、これらは複数の出力ノイ・ソファを分割した各出
力バッファ群Ｂｌ（Ｂｌｌ〜Ｂｉｎ）。

Ｂ　２　（８２１〜Ｂ２ｎ）　、　−、Ｂｍ　（Ｂｍｌ
〜Ｂｉｎ）の前段に設けられている。また各制御ゲー）
Ｇｌｌ〜Ｇｉｎは２人力形式のＮＯＲゲートで構成され
ており、これらの制御ゲートの一方の入力には論理回路
ブロックＬの出力信号が接続され、他方の入力には入力
制御バッファ１１．Ｉ２．・・・、１ｍを介して制御ピ
ンＣＩ、Ｃ２，・・・、Ｃｍが接続されている。そして
各制御ビンＣｉ　（ｉ＝１〜ｍ）は、入力制御バッファ
ｌ１（ｉ＝１〜ｍ）を介して各五制御ゲート群Ｑｉ　（ｉ＝１〜ｍ）が一括して制御する
構成となっている。従って制御ピンＣＩの電位を高論理
レベルに設定すると、論理回路ブロックＬの論理状態に
拘わらず、この制御ピンＣｉで制御される複数の制御ゲ
ー）Ｇｉｌ〜Ｇｔｎの出力は一括して強制的に低論理レ
ベルに設定され、これらの制御ゲートＧｉｌ〜Ｇｉｎで
駆動される複数の出力バッファＢｉｌ〜Ｂｉｎの出力レ
ベルが低論理レベルに設定されるようになっている。一
方、制御ピンＣｉの電位を低論理レベルに設定すると、
この制御ピンＣ１で制御される複数の制御ゲー）Ｏｉｌ
〜Ｇｉｎを介して論理回路ブロックの出力信号の反転信
号が出力バッファＢｉｌ〜Ｂｉｎに伝達されるようにな
っている。すなわち、制御ゲート群Ｇ１〜Ｑｍと入力制
御バッファｆ１〜１ｍとで構成される制御回路は、出力
バッファを活性化させて内部論理状態を取り出す機能と
出カバソファを不活性化させて強制的に出力レベルを低
論理レベルに設定する機能を有しており、ｍ個の制御ピ
ン１１〜１ｍはそれぞれ独立に複数の出力バッファＢｌ
ｌ〜ＢＩｎ＋　Ｂ２１〜Ｂ２ｎ＋　・・’＋　Ｂ耐〜Ｂ
ＩＩＩｎを各出カバソファ群毎に一括して制御する構成
となっている。

また、０１１〜Ｏ１ｎ、　０２１〜０２ｎ、　・＝、　
Ｏｍｌ”Ｏｍｎは出力ピンである。

なお、本構成では制御ゲートとしてＮＯＲゲートを採用
しているため、出カバソファを活性化した場合に論理回
路ブロックの出力信号が反転して出カバソファに伝達さ
れる。このため、論理回路ブロックの出力信号を予め反
転してお（必要がある。

次に、上記構成に係る論理集積回路の動作について説明
する。

通常の使用時には、全制御ピンを低論理レベルに設定し
て金山カバソファを活性化することにより、従来の制御
回路の設けられていない論理集積回路と同様に動作する
。

一方、テスト時には、いかなる時刻においても同時にス
イッチングする出力バッファ数を１個の制御ピンで制御
される出力バッファ数以下に制限するように制御回路を
動作させる。第３図はテスト時における入力信号及び制
御信号のタイミングを示している。まず、全制御ピン０
１〜Ｃｍの電位を高論理レベルに設定し、全出力バッフ
ァを不活性化した状態で、各入力ピンに所望の信号を印
加して論理回路ブロックの内部論理状態を設定する。こ
の際、全出力バッファの出力レベルは低論理レベルに設
定されているため、電源ノイズはほとんど誘起されない
。次に各制御ピン０１〜Ｃｍに出力バッファの出力レベ
ルが安定するのに十分な時間間隔をおいて順次低論理レ
ベルを印加し、ｎ個の出力バッファ毎に順次活性化し、
金山カバソファが活性化された状態で出力ピン０１１．
・・・。

Ｏｗｎより出力信号を取り出し検証する。その後、順次
重カバソファを不活性化する。この一連の操作を各テス
トパターン毎に繰り返す。

このような本実施例によれば、出カバソファの出力レベ
ルが変化するのは各制御ピン０１〜Ｃｍに印加される信
号が変化した直後のみであり、しかもその時点での出カ
バソファの出力レベルの変化数はその制御ピンＣ３で制
御される出力バッファ数以下に限定される。したがって
、出カバソファの概略同時スイッチングに起因する電源
ノイズが抑制され、テスト時の入力動作マージンが向上
する。特に、多数の出カバソファを有する論理集積回路
において本方式を採用することにより、テスト時の入力
動作マージンを大幅に改善することができる。

なお、上記実施例では説明の都合上、各制御ピンで制御
する出力バッファ数をｎ個として説明したが、これは所
望の個数以下であればよく、各制御ピン毎に異なってい
ても何ら差し支えない。また、上記実施例においては、
制御ゲートとして２人力形式のＮＯＲゲートを採用した
が、制御回路として同様の機能を有する論理回路構成で
あれば同様の効果がある。例えば、従来の論理回路ブロ
ックの最終段のゲートが２人力形式のＮＯＲゲートであ
る場合には、このＮＯＲゲートを３人力形式として制御
ゲートにも流用し、付加した入力を入力制御バッファで
駆動する論理回路構成とすれば、全（同様の効果が得ら
れる。あるいは、入力制御バッファを反転ゲート構成と
し、制御ゲートとしてＡＮＤゲートを採用しても同様の
効果が得られる。このように制御回路の構成は上記実施
例に限定されるものでなく、論理回路ブロックの論理状
態に拘わらず、複数の出力バッファを一括して強制的に
高論理レベルあるいは低論理レベルに設定できる論理回
路構成であればよい。

また、上記実施例では、非反転形式の出力バッファを採
用したが、反転形式の出力バッファであってもよ（、こ
の場合には出力バッファの不活性状態においては出カバ
ソファの出力レベルは高論理レベルに設定される。

〔発明の効果〕

以上のように、この発明によれば、所定の論理機能を有
する論理回路ブロックを有する論理集積回路において、
多数の出カバソファを所望の個数以下の複数の出カバソ
ファ毎に分割し、該複数の出カバソファからなる出カバ
ソファ群毎に一括してその出力レベルを高論理レベルあ
るいは低論理レベルに設定できる制御ゲート群を設けた
ので、そのテスト時の入力動作マージンを改善できる効
果がある。

【図面の簡単な説明】

第１図は従来の論理集積回路を示す構成図、第２図はこ
の発明の一実施例による論理集積回路の構成図、第３図
は該論理集積回路のテスト時のタイミングを示す図であ
る。０１〜Ｃｍ・・・制御ビン、■１〜Ｉｎ・・・入力制御
バッファ、０１１〜Ｇ１ｎ、０２１〜Ｇ２ｎ、−、Ｇｍ
ｌ〜Ｇｔｉｎ・・・制御ピン−０１〜Ｃｍで制御される
制御ゲート、Ｂ１１〜ＢＩｎ、Ｂ２１〜Ｂ２ｎ、−、Ｂ
ｍｌ〜Ｂｍｒｒ＝制御ピン０１〜Ｃｍで制御される出カ
バソファ。なお図中同一符号は同−又は相当部分を示す。代理人　大岩増雄第１図第２図

Claims

【特許請求の範囲】

（１）　所定の論理機能を有する論理回路プロ・ツクと
、該論理回路ブロックに信号を人、出力するための複数
の入カバソファ及び出カバソファとを備えた論理集積回
路において、上記複数の出カバ・ソファを分割した各出
力バッファ群毎に該出カバ・ソファの出力レベルを各制
御信号に応じて高論理レベルあるいは低論理レベルのい
ずれかに設定する複数の制御ゲート群を備えたことを特
徴とする論理集積回路。
（２）上記制御ゲートが、２人力ＮＯＲゲートであるこ
とを特徴とする特許請求の範囲第１項記載の論理集積回
路。