JPH0618631A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0618631A JPH0618631A JP4177858A JP17785892A JPH0618631A JP H0618631 A JPH0618631 A JP H0618631A JP 4177858 A JP4177858 A JP 4177858A JP 17785892 A JP17785892 A JP 17785892A JP H0618631 A JPH0618631 A JP H0618631A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- test
- semiconductor integrated
- circuit
- logic configuration
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＬＳＩテスターによるテスト時の誤動作を防止
する半導体集積回路を提供する。 【構成】ＣＭＯＳゲートアレイ型の集積回路は、テスト
回路１と、論理構成部２と、４個の駆動部３と、パット
４と、テスト制御端子５とを備えて構成されており、Ｌ
ＳＩテスターによる集積回路のテスト時においては、論
理構成部２の出力データを入力して、所定のテスト制御
信号を介して４個の駆動部３の内より任意数の駆動部３
が選択され、前記入力データを出力するように作用する
テスト回路１が備えられている。出力同時動作による電
源線のレベル変動を防止するために、ＬＳＩテスタによ
るテスト時には、テスト制御端子５を介してテスト制御
信号がテスト回路１に入力される。
する半導体集積回路を提供する。 【構成】ＣＭＯＳゲートアレイ型の集積回路は、テスト
回路１と、論理構成部２と、４個の駆動部３と、パット
４と、テスト制御端子５とを備えて構成されており、Ｌ
ＳＩテスターによる集積回路のテスト時においては、論
理構成部２の出力データを入力して、所定のテスト制御
信号を介して４個の駆動部３の内より任意数の駆動部３
が選択され、前記入力データを出力するように作用する
テスト回路１が備えられている。出力同時動作による電
源線のレベル変動を防止するために、ＬＳＩテスタによ
るテスト時には、テスト制御端子５を介してテスト制御
信号がテスト回路１に入力される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】一般に、半導体集積回路において、ＬＳ
Ｉテスタを用いてファンクション・テストを行う時に
は、当該半導体集積回路に含まれる出力バッファの動作
状態が変化する時に生起する誤動作を防止するために、
受入れ検査において出力同時動作数制限が設けられてい
る。この場合に、出力動作数が制限値を超えている場合
には、遅延素子等を付加して出力バッファにおける動作
状態変化のタイミングをずらせたり、または追加電源等
を設けることにより電源強化を図るなどの処置を介し
て、上述の同時動作による誤動作を回避している。
Ｉテスタを用いてファンクション・テストを行う時に
は、当該半導体集積回路に含まれる出力バッファの動作
状態が変化する時に生起する誤動作を防止するために、
受入れ検査において出力同時動作数制限が設けられてい
る。この場合に、出力動作数が制限値を超えている場合
には、遅延素子等を付加して出力バッファにおける動作
状態変化のタイミングをずらせたり、または追加電源等
を設けることにより電源強化を図るなどの処置を介し
て、上述の同時動作による誤動作を回避している。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、出力バッファがスイッチングした
場合に、負荷の放電電流または充電電流が、半導体集積
回路内部の電源線を通って電源に流れる。この放電電流
または充電電流と、電源線のインピーダンスにより、半
導体集積回路内における電源線に電圧硬化が生じ、これ
により、内部回路に誤動作を生じるという問題がある。
特に、ゲートアレイにおいては、テスト時に使用される
テストボードは、全品種共通のものを使用するために、
追加電源等による電源強化を行うことができず、このた
め遅延素子等を設けて、出力バッファが同時に動作しな
いように、動作状態の変化するタイミングをずらせる
か、または、同時動作の少ないテストパターンを考慮す
るなどの対応策がとられ、設計側に余分の負担を強いる
結果となるという欠点がある。
集積回路においては、出力バッファがスイッチングした
場合に、負荷の放電電流または充電電流が、半導体集積
回路内部の電源線を通って電源に流れる。この放電電流
または充電電流と、電源線のインピーダンスにより、半
導体集積回路内における電源線に電圧硬化が生じ、これ
により、内部回路に誤動作を生じるという問題がある。
特に、ゲートアレイにおいては、テスト時に使用される
テストボードは、全品種共通のものを使用するために、
追加電源等による電源強化を行うことができず、このた
め遅延素子等を設けて、出力バッファが同時に動作しな
いように、動作状態の変化するタイミングをずらせる
か、または、同時動作の少ないテストパターンを考慮す
るなどの対応策がとられ、設計側に余分の負担を強いる
結果となるという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明の半導体集積
回路は、論理構成部と複数の駆動部とを含んで構成され
る出力バッファを含むＣＭＯＳゲートアレイ型の半導体
集積回路において、ＬＳＩテスターによる前記半導体集
積回路のテスト時に、前記論理構成部の出力データを入
力して、所定のテスト制御信号を介して前記複数の駆動
部の内より任意数の駆動部を選択し、選択された当該駆
動部に対して前記入力データを出力するように作用する
テスト回路を備えて構成される。
回路は、論理構成部と複数の駆動部とを含んで構成され
る出力バッファを含むＣＭＯＳゲートアレイ型の半導体
集積回路において、ＬＳＩテスターによる前記半導体集
積回路のテスト時に、前記論理構成部の出力データを入
力して、所定のテスト制御信号を介して前記複数の駆動
部の内より任意数の駆動部を選択し、選択された当該駆
動部に対して前記入力データを出力するように作用する
テスト回路を備えて構成される。
【０００５】また、第２の発明の半導体集積回路は、論
理構成部と複数の駆動部とを含んで構成される出力バッ
ファを含むＣＭＯＳゲートアレイ型の半導体集積回路に
おいて、ＬＳＩテスターによる前記半導体集積回路のテ
スト時に、前記論理構成部の出力データを前記駆動部に
伝達する信号線と接地点との間に挿入接続され、所定の
テスト制御信号を介して前記出力データの波形を鈍化さ
せるように使用するテスト回路を備えて構成される。
理構成部と複数の駆動部とを含んで構成される出力バッ
ファを含むＣＭＯＳゲートアレイ型の半導体集積回路に
おいて、ＬＳＩテスターによる前記半導体集積回路のテ
スト時に、前記論理構成部の出力データを前記駆動部に
伝達する信号線と接地点との間に挿入接続され、所定の
テスト制御信号を介して前記出力データの波形を鈍化さ
せるように使用するテスト回路を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例の一部を示す
部分ブロック図である。図１に示されるように、本実施
例は、テスト回路１と、論理構成部２と、４個の駆動部
３と、パット４とを備えて構成される。
部分ブロック図である。図１に示されるように、本実施
例は、テスト回路１と、論理構成部２と、４個の駆動部
３と、パット４とを備えて構成される。
【０００８】図１において、出力同時動作による電源線
のレベル変動を防止するために、ＬＳＩテスタによる半
導体集積回路のテスト時には、テスト制御端子５を介し
てテスト制御信号がテスト回路１に入力される。テスト
回路１においては、このテスト制御信号を介して、前記
データ信号の送り先として４個の駆動部３の内の任意の
駆動部３のみが選択されて、論理構成部２より入力され
るデータ信号は選択された駆動部３のみに送出される。
例えば、４個の駆動部３の内の２個の駆動部３が選択さ
れて前記入力データが送出され、これらの入力データ
は、それぞれパット４に入力される。これにより、駆動
部３の駆動能力が半減されることによって、動作状態の
変化が抑制されてテスト時に誤動作が防止される。
のレベル変動を防止するために、ＬＳＩテスタによる半
導体集積回路のテスト時には、テスト制御端子５を介し
てテスト制御信号がテスト回路１に入力される。テスト
回路１においては、このテスト制御信号を介して、前記
データ信号の送り先として４個の駆動部３の内の任意の
駆動部３のみが選択されて、論理構成部２より入力され
るデータ信号は選択された駆動部３のみに送出される。
例えば、４個の駆動部３の内の２個の駆動部３が選択さ
れて前記入力データが送出され、これらの入力データ
は、それぞれパット４に入力される。これにより、駆動
部３の駆動能力が半減されることによって、動作状態の
変化が抑制されてテスト時に誤動作が防止される。
【０００９】図２において、前述の第１の実施例の場合
と同様に、電源線のレベル変動を防止するために、ＬＳ
Ｉテストによる半導体集積回路のテスト時には、テスト
制御端子５を介してテスト制御信号がテスト回路１に入
力される。本実施例におけるテスト回路１は、図２に示
されるように、論理構成部２より出力されるデータ信号
を駆動部３に伝達する線と接地点との間に接続されてお
り、しかも、その回路構成としては所定の時定数を含
み、テスト制御信号の入力を介して論理構成部２より出
力されるデータ信号の波形を鈍化させる機能を有してい
る。従って、テスト時においては、テスト制御信号５よ
り入力されるテスト制御信号を介して、論理構成部２よ
り４個の駆動部３に入力されるデータ信号の波形は鈍化
され、そのピーク値のレベルも低減される。これによ
り、駆動部３の駆動能力が相対的に低減されて、出力バ
ッファにおける動作状態の変化が抑制され、テスト時に
おける誤動作が防止される。
と同様に、電源線のレベル変動を防止するために、ＬＳ
Ｉテストによる半導体集積回路のテスト時には、テスト
制御端子５を介してテスト制御信号がテスト回路１に入
力される。本実施例におけるテスト回路１は、図２に示
されるように、論理構成部２より出力されるデータ信号
を駆動部３に伝達する線と接地点との間に接続されてお
り、しかも、その回路構成としては所定の時定数を含
み、テスト制御信号の入力を介して論理構成部２より出
力されるデータ信号の波形を鈍化させる機能を有してい
る。従って、テスト時においては、テスト制御信号５よ
り入力されるテスト制御信号を介して、論理構成部２よ
り４個の駆動部３に入力されるデータ信号の波形は鈍化
され、そのピーク値のレベルも低減される。これによ
り、駆動部３の駆動能力が相対的に低減されて、出力バ
ッファにおける動作状態の変化が抑制され、テスト時に
おける誤動作が防止される。
【００１０】なお、上記の第１および第２の実施例にお
いては、１個のテスト回路１を含む場合についての動作
説明を行ったが、本発明は、これに限定されるものでは
なく、一般的には、複数のパットに対応して複数のテス
ト回路を設ける場合についても有効に適用されることは
云うまでもない。
いては、１個のテスト回路１を含む場合についての動作
説明を行ったが、本発明は、これに限定されるものでは
なく、一般的には、複数のパットに対応して複数のテス
ト回路を設ける場合についても有効に適用されることは
云うまでもない。
【００１１】
【発明の効果】以上説明したように、本発明は、論理構
成部と駆動部とにより構成される出力バッファに前記駆
動部の駆動能力を抑制するように機能するテスト回路を
設けることにより、ＬＳＩテスターによるテスト時にお
ける誤動作を未然に防止することができるという効果が
ある。
成部と駆動部とにより構成される出力バッファに前記駆
動部の駆動能力を抑制するように機能するテスト回路を
設けることにより、ＬＳＩテスターによるテスト時にお
ける誤動作を未然に防止することができるという効果が
ある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
１ テスト回路 ２ 論理構成部 ３ 駆動部 ４ パット ５ テスト制御端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｔ 8427−4Ｍ
Claims (2)
- 【請求項１】 論理構成部と複数の駆動部とを含んで構
成される出力バッファを含むＣＭＯＳゲートアレイ型の
半導体集積回路装置において、 ＬＳＩテスターによる前記半導体集積回路のテスト時
に、前記論理構成部の出力データを入力して、所定のテ
スト制御信号を介して前記複数の駆動部の内より任意数
の駆動部を選択し、選択された当該駆動部に対して前記
入力データを出力するように作用するテスト回路を備え
ることを特徴とする半導体集積回路。 - 【請求項２】 論理構成部と複数の駆動部とを含んで構
成される出力バッファを含むＣＭＯＳゲートアレイ型の
半導体集積回路において、 ＬＳＩテスターによる前記半導体集積回路のテスト時
に、前記論理構成部の出力データを前記駆動部に伝達す
る信号線と接地点との間に挿入接続され、所定のテスト
制御信号を介して前記出力データの波形を鈍化させるよ
うに作用するテスト回路を備えることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177858A JPH0618631A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177858A JPH0618631A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618631A true JPH0618631A (ja) | 1994-01-28 |
Family
ID=16038322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177858A Pending JPH0618631A (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618631A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140066995A (ko) * | 2011-08-31 | 2014-06-03 | 줄리우스 블룸 게젤샤프트 엠.베.하. | 가구가동부용 댐핑장치 |
| US10570774B2 (en) | 2013-10-24 | 2020-02-25 | Volvo Truck Corporation | Turbocompound unit |
-
1992
- 1992-07-06 JP JP4177858A patent/JPH0618631A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140066995A (ko) * | 2011-08-31 | 2014-06-03 | 줄리우스 블룸 게젤샤프트 엠.베.하. | 가구가동부용 댐핑장치 |
| US10570774B2 (en) | 2013-10-24 | 2020-02-25 | Volvo Truck Corporation | Turbocompound unit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |