JPH05232188A - 半導体集積回路の試験回路 - Google Patents
半導体集積回路の試験回路Info
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- JPH05232188A JPH05232188A JP4033762A JP3376292A JPH05232188A JP H05232188 A JPH05232188 A JP H05232188A JP 4033762 A JP4033762 A JP 4033762A JP 3376292 A JP3376292 A JP 3376292A JP H05232188 A JPH05232188 A JP H05232188A
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Abstract
(57)【要約】
【目的】 デジタル部とアナログ部が混在する半導体集
積回路において、デジタル部及びアナログ部の試験を個
々に直接に、かつ容易にすることができる半導体集積回
路の試験回路を提供する。 【構成】 データセレクタ１６は、デジタル入力端子１
又はデジタル部５より信号を入力してアナログ部６及び
データセレクタ１４に出力する。データセレクタ１７
は、アナログ部６又はアナログ端子２１より信号を入力
してデジタル部５及びデータセレクタ１５に出力する。
データセレクタ１４は、デジタル部５又はデータセレク
タ１６より信号を入力して出力バッファ４に出力する。
データセレクタ１５は、デジタル部５又はデータセレク
タ１７より信号を入力して出力バッファ１３に出力す
る。データセレクタ１４，１５，１６，１７は外部信号
で制御される。
積回路において、デジタル部及びアナログ部の試験を個
々に直接に、かつ容易にすることができる半導体集積回
路の試験回路を提供する。 【構成】 データセレクタ１６は、デジタル入力端子１
又はデジタル部５より信号を入力してアナログ部６及び
データセレクタ１４に出力する。データセレクタ１７
は、アナログ部６又はアナログ端子２１より信号を入力
してデジタル部５及びデータセレクタ１５に出力する。
データセレクタ１４は、デジタル部５又はデータセレク
タ１６より信号を入力して出力バッファ４に出力する。
データセレクタ１５は、デジタル部５又はデータセレク
タ１７より信号を入力して出力バッファ１３に出力す
る。データセレクタ１４，１５，１６，１７は外部信号
で制御される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の試験
回路に関し、特にデジタルとアナログが混在する半導体
集積回路の試験回路に関する。
回路に関し、特にデジタルとアナログが混在する半導体
集積回路の試験回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の試験回路として
は、図３に示すようなデジタルとアナログが混在する半
導体集積回路に対する試験回路があり、デジタル入力端
子１は入力バッファ３の入力端に、入力バッファ３の出
力端はデジタル部５に、デジタル出力端子２は出力バッ
ファ４の出力端に、出力バッファ４の入力端はデジタル
部５に、アナログ端子７はアナログ部６に、デジタル部
５はアナログ部６に夫々直接接続されている。
は、図３に示すようなデジタルとアナログが混在する半
導体集積回路に対する試験回路があり、デジタル入力端
子１は入力バッファ３の入力端に、入力バッファ３の出
力端はデジタル部５に、デジタル出力端子２は出力バッ
ファ４の出力端に、出力バッファ４の入力端はデジタル
部５に、アナログ端子７はアナログ部６に、デジタル部
５はアナログ部６に夫々直接接続されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路の試験回路では、デジタル部と
アナログ部が直接接続されているため、デジタルとアナ
ログが混在する半導体集積回路の試験をする場合に非常
な困難が生じるという問題点がある。即ち、デジタル部
の試験をする場合は、デジタル部からアナログ部への信
号線及びアナログ部からデジタル部への信号線について
は直接試験することができず、アナログ部の動きから間
接的にデジタル部の良否を判断するしかない。また、ア
ナログ部の試験をする場合は、アナログ部の動作がデジ
タル部からアナログ部へ向う信号線によって決るため、
アナログ部の試験であるにもかかわらずデジタル部を動
作させる必要がある。これらのように、従来の半導体集
積回路の試験回路では、半導体集積回路を直接試験する
ことができない及び試験が煩雑になるという問題点があ
る。
た従来の半導体集積回路の試験回路では、デジタル部と
アナログ部が直接接続されているため、デジタルとアナ
ログが混在する半導体集積回路の試験をする場合に非常
な困難が生じるという問題点がある。即ち、デジタル部
の試験をする場合は、デジタル部からアナログ部への信
号線及びアナログ部からデジタル部への信号線について
は直接試験することができず、アナログ部の動きから間
接的にデジタル部の良否を判断するしかない。また、ア
ナログ部の試験をする場合は、アナログ部の動作がデジ
タル部からアナログ部へ向う信号線によって決るため、
アナログ部の試験であるにもかかわらずデジタル部を動
作させる必要がある。これらのように、従来の半導体集
積回路の試験回路では、半導体集積回路を直接試験する
ことができない及び試験が煩雑になるという問題点があ
る。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、デジタル部とアナログ部が混在する半導体
集積回路において、デジタル部及びアナログ部の試験を
個々に直接に、かつ容易にすることができる半導体集積
回路の試験回路を提供することを目的とする。
のであって、デジタル部とアナログ部が混在する半導体
集積回路において、デジタル部及びアナログ部の試験を
個々に直接に、かつ容易にすることができる半導体集積
回路の試験回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体集積
回路の試験回路は、デジタル部とアナログ部が混在する
半導体集積回路において、一方の入力端が前記デジタル
部から前記アナログ部に向う信号の信号線に接続され他
方の入力端がデジタル信号を入力する入力バッファに接
続されアナログテストモード信号により制御される第１
のデータセレクタと、一方の入力端が前記デジタル部か
ら第１の出力バッファに向う信号の信号線に接続され他
方の入力端が前記第１のデータセレクタの出力端に接続
され出力選択信号により制御される第２のデータセレク
タと、一方の入力端が前記アナログ部から前記デジタル
部に向う信号の信号線に接続され他方の入力端が任意の
アナログ端子に接続されデジタルテストモード信号によ
り制御される第３のデータセレクタと、一方の入力端が
前記デジタル部から第２の出力バッファに向う信号の信
号線に接続され他方の入力端が前記第３のデータセレク
タの出力端に接続され前記アナログテストモード信号に
より制御される第４のデータセレクタとを有することを
特徴とする。
回路の試験回路は、デジタル部とアナログ部が混在する
半導体集積回路において、一方の入力端が前記デジタル
部から前記アナログ部に向う信号の信号線に接続され他
方の入力端がデジタル信号を入力する入力バッファに接
続されアナログテストモード信号により制御される第１
のデータセレクタと、一方の入力端が前記デジタル部か
ら第１の出力バッファに向う信号の信号線に接続され他
方の入力端が前記第１のデータセレクタの出力端に接続
され出力選択信号により制御される第２のデータセレク
タと、一方の入力端が前記アナログ部から前記デジタル
部に向う信号の信号線に接続され他方の入力端が任意の
アナログ端子に接続されデジタルテストモード信号によ
り制御される第３のデータセレクタと、一方の入力端が
前記デジタル部から第２の出力バッファに向う信号の信
号線に接続され他方の入力端が前記第３のデータセレク
タの出力端に接続され前記アナログテストモード信号に
より制御される第４のデータセレクタとを有することを
特徴とする。
【０００６】
【作用】本発明に係る半導体集積回路の試験回路におい
ては、デジタル部とアナログ部が混在する半導体集積回
路において、アナログテスト時には、アナログテストモ
ード信号により第１及び第４のデータセレクタが制御さ
れて、デジタル入力端子より入力されたデジタル信号が
デジタル入力端子以外の入力端子から入力された信号及
びデジタル部の状態に影響されることなく、任意にデー
タをアナログ部に印加することができる。これらによ
り、アナログ部のみの試験が直接的にかつ容易に行うこ
とができる。また、デジタルテスト時には、デジタルテ
ストモード信号により第２及び第３のデータセレクタが
制御されて、デジタル部の試験をアナログ部及び他の信
号に影響されることなく実行することができる。従っ
て、本発明に係る半導体集積回路の試験回路は、デジタ
ル部及びアナログ部の試験を個々に直接に、かつ容易に
することができる。
ては、デジタル部とアナログ部が混在する半導体集積回
路において、アナログテスト時には、アナログテストモ
ード信号により第１及び第４のデータセレクタが制御さ
れて、デジタル入力端子より入力されたデジタル信号が
デジタル入力端子以外の入力端子から入力された信号及
びデジタル部の状態に影響されることなく、任意にデー
タをアナログ部に印加することができる。これらによ
り、アナログ部のみの試験が直接的にかつ容易に行うこ
とができる。また、デジタルテスト時には、デジタルテ
ストモード信号により第２及び第３のデータセレクタが
制御されて、デジタル部の試験をアナログ部及び他の信
号に影響されることなく実行することができる。従っ
て、本発明に係る半導体集積回路の試験回路は、デジタ
ル部及びアナログ部の試験を個々に直接に、かつ容易に
することができる。
【０００７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の第１の実施例に係る半導
体集積回路の試験回路を示すブロック図である。なお、
図１において、図３に示す従来の半導体集積回路の試験
回路の構成部分と同一である構成部分には、図３に示す
符号と同一の符号を付している。
体集積回路の試験回路を示すブロック図である。なお、
図１において、図３に示す従来の半導体集積回路の試験
回路の構成部分と同一である構成部分には、図３に示す
符号と同一の符号を付している。
【０００９】図１に示すように、デジタル入力端子１は
入力バッファ３の入力端に、入力バッファ３の出力端は
デジタル部５及びデータセレクタ１６のＢ入力端に接続
されている。デジタル部５は信号線８を介してデータセ
レクタ１６のＡ入力端に接続されている。データセレク
タ１６の出力端はアナログ部６及びデータセレクタ１４
のＢ入力端に接続されている。データセレクタ１４のＡ
入力端は信号線１１を介してデジタル部５に、データセ
レクタ１４の出力端は出力バッファ４の入力端に接続さ
れている。出力バッファ４の出力端はデジタル出力端子
２に接続されている。データセレクタ１５のＡ入力端は
信号線１０を介してデジタル部５に、データセレクタ１
４の出力端は出力バッファ１３の入力端に接続されてい
る。出力バッファ１３の出力端はデジタル出力端子１２
に接続されている。アナログ端子７はアナログ部６に接
続されている。データセレクタ１７のＡ入力端は信号線
９を介してアナログ部６に、データセレクタ１７のＢ入
力端はアナログ端子２１に、データセレクタ１７の出力
端はデジタル部５及びデータセレクタ１５のＢ入力端に
接続されている。アナログテストモード入力端子１８は
データセレクタ１５の切替端及びデータセレクタ１６の
切替端に、デジタルテストモード入力端子１９はデータ
セレクタ１７の切替端に、出力選択入力端子２０はデー
タセレクタ１４の切替端に接続されている。
入力バッファ３の入力端に、入力バッファ３の出力端は
デジタル部５及びデータセレクタ１６のＢ入力端に接続
されている。デジタル部５は信号線８を介してデータセ
レクタ１６のＡ入力端に接続されている。データセレク
タ１６の出力端はアナログ部６及びデータセレクタ１４
のＢ入力端に接続されている。データセレクタ１４のＡ
入力端は信号線１１を介してデジタル部５に、データセ
レクタ１４の出力端は出力バッファ４の入力端に接続さ
れている。出力バッファ４の出力端はデジタル出力端子
２に接続されている。データセレクタ１５のＡ入力端は
信号線１０を介してデジタル部５に、データセレクタ１
４の出力端は出力バッファ１３の入力端に接続されてい
る。出力バッファ１３の出力端はデジタル出力端子１２
に接続されている。アナログ端子７はアナログ部６に接
続されている。データセレクタ１７のＡ入力端は信号線
９を介してアナログ部６に、データセレクタ１７のＢ入
力端はアナログ端子２１に、データセレクタ１７の出力
端はデジタル部５及びデータセレクタ１５のＢ入力端に
接続されている。アナログテストモード入力端子１８は
データセレクタ１５の切替端及びデータセレクタ１６の
切替端に、デジタルテストモード入力端子１９はデータ
セレクタ１７の切替端に、出力選択入力端子２０はデー
タセレクタ１４の切替端に接続されている。
【００１０】次に、上述の如く構成された本第１の実施
例に係る半導体集積回路の試験回路の動作について説明
する。データセレクタ１４，１５，１６，１７は、切替
端にＨｉｇｈレベル信号が印加されているときにＡ入力
端のデータを出力し、切替端にＬｏｗレベル信号が印加
されているときにＢ入力端のデータを出力する。
例に係る半導体集積回路の試験回路の動作について説明
する。データセレクタ１４，１５，１６，１７は、切替
端にＨｉｇｈレベル信号が印加されているときにＡ入力
端のデータを出力し、切替端にＬｏｗレベル信号が印加
されているときにＢ入力端のデータを出力する。
【００１１】デジタル入力端子１より入力された信号
は、入力バッファ３を介してデジタル部５及びデータセ
レクタ１６のＢ入力端に印加される。また、デジタル部
５からアナログ部６に向う信号は、信号線８を介してデ
ータセレクタ１６のＡ入力端に印加される。従って、ア
ナログテストモード入力端子１８にＨｉｇｈレベル信号
が印加されているときは、デジタル部５からアナログ部
６に向う信号はデータセレクタ１６を介して通常どうり
アナログ部６に印加される。一方、アナログテストモー
ド入力端子１８にＬｏｗレベル信号が印加されていると
きは、デジタル入力端子１より入力された信号がデータ
セレクタ１６を介してアナログ部６に印加される。
は、入力バッファ３を介してデジタル部５及びデータセ
レクタ１６のＢ入力端に印加される。また、デジタル部
５からアナログ部６に向う信号は、信号線８を介してデ
ータセレクタ１６のＡ入力端に印加される。従って、ア
ナログテストモード入力端子１８にＨｉｇｈレベル信号
が印加されているときは、デジタル部５からアナログ部
６に向う信号はデータセレクタ１６を介して通常どうり
アナログ部６に印加される。一方、アナログテストモー
ド入力端子１８にＬｏｗレベル信号が印加されていると
きは、デジタル入力端子１より入力された信号がデータ
セレクタ１６を介してアナログ部６に印加される。
【００１２】従って、デジタル入力端子１より入力され
た信号は、デジタル入力端子１以外のデジタル入力端子
から入力された信号及びデジタル部５の状態に影響され
ることなく、任意にデータをアナログ部６に印加するこ
とができるため、アナログ部６の試験が容易に行うこと
ができる。
た信号は、デジタル入力端子１以外のデジタル入力端子
から入力された信号及びデジタル部５の状態に影響され
ることなく、任意にデータをアナログ部６に印加するこ
とができるため、アナログ部６の試験が容易に行うこと
ができる。
【００１３】出力選択入力端子２０にＨｉｇｈレベル信
号が印加されているときは、データセレクタ１４におい
てはＡ入力端に印加されたデータを出力するので、通常
どうりデジタル５からデジタル出力端子２に向う信号が
信号線１１，データセレクタ１４及び出力バッファ４を
介してデジタル出力端子２に出力される。一方、出力選
択入力端子２０にＬｏｗレベル信号が印加されていると
きは、データセレクタ１４においてはＢ入力端に印加さ
れたデータを出力するので、データセレクタ１６の出力
信号がデータセレクタ１４及び出力バッファ４を介して
デジタル出力端子２に出力される。出力選択入力端子２
０にＬｏｗレベル信号が、アナログテストモード入力端
子１８にＨｉｇｈレベル信号が印加されているときは、
デジタル部からアナログ部に向う信号が信号線８，デー
タセレクタ１６，データセレクタ１４及び出力バッファ
４を介してデジタル出力端子２に出力され、通常外部か
ら試験することのできないデジタル部５からアナログ部
６に向う信号線８における信号を試験することができ
る。
号が印加されているときは、データセレクタ１４におい
てはＡ入力端に印加されたデータを出力するので、通常
どうりデジタル５からデジタル出力端子２に向う信号が
信号線１１，データセレクタ１４及び出力バッファ４を
介してデジタル出力端子２に出力される。一方、出力選
択入力端子２０にＬｏｗレベル信号が印加されていると
きは、データセレクタ１４においてはＢ入力端に印加さ
れたデータを出力するので、データセレクタ１６の出力
信号がデータセレクタ１４及び出力バッファ４を介して
デジタル出力端子２に出力される。出力選択入力端子２
０にＬｏｗレベル信号が、アナログテストモード入力端
子１８にＨｉｇｈレベル信号が印加されているときは、
デジタル部からアナログ部に向う信号が信号線８，デー
タセレクタ１６，データセレクタ１４及び出力バッファ
４を介してデジタル出力端子２に出力され、通常外部か
ら試験することのできないデジタル部５からアナログ部
６に向う信号線８における信号を試験することができ
る。
【００１４】出力選択入力端子２０にＬｏｗレベル信号
が、アナログテストモード入力端子１８にもＬｏｗレベ
ル信号が印加されているときは、デジタル入力端子１に
印加されている信号が入力バッファ３，データセレクタ
１６，データセレクタ１４及び出力バッファ４を介して
デジタル出力端子２に出力される。従って、入力バッフ
ァ３のスレッシホルド電圧を出力バッファ４により測定
することができ、また出力バッファ４の状態をデジタル
部５の状態に影響されずに入力バッファ３によって設定
できるため出力バッファ４の試験を容易に行うことがで
きる。
が、アナログテストモード入力端子１８にもＬｏｗレベ
ル信号が印加されているときは、デジタル入力端子１に
印加されている信号が入力バッファ３，データセレクタ
１６，データセレクタ１４及び出力バッファ４を介して
デジタル出力端子２に出力される。従って、入力バッフ
ァ３のスレッシホルド電圧を出力バッファ４により測定
することができ、また出力バッファ４の状態をデジタル
部５の状態に影響されずに入力バッファ３によって設定
できるため出力バッファ４の試験を容易に行うことがで
きる。
【００１５】デジタルテストモード入力端子１９にＨｉ
ｇｈレベル信号が印加されているときは、データセレク
タ１７においてはＡ入力端に印加されたデータを出力す
るので、アナログ部６からデジタル部５に向う信号が信
号線９を介してデータセレクタ１７より出力されてデジ
タル部５に印加される。デジタルテストモード入力端子
１９にＬｏｗレベル信号が印加されているときは、任意
のアナログ端子２１に印加されている信号がデータセレ
クタ１７より出力される。従って、デジタルテストモー
ド入力端子１９にＬｏｗレベル信号を印加すると、アナ
ログ部６からデジタル部５に信号を印加する代りに任意
の信号をアナログ端子からデジタル部５に印加すること
ができるので、デジタル部５の試験をする際に用いられ
るテストパターンをアナログ部６からデジタル部５に向
う信号の信号線９についても同様に用いることができ
る。
ｇｈレベル信号が印加されているときは、データセレク
タ１７においてはＡ入力端に印加されたデータを出力す
るので、アナログ部６からデジタル部５に向う信号が信
号線９を介してデータセレクタ１７より出力されてデジ
タル部５に印加される。デジタルテストモード入力端子
１９にＬｏｗレベル信号が印加されているときは、任意
のアナログ端子２１に印加されている信号がデータセレ
クタ１７より出力される。従って、デジタルテストモー
ド入力端子１９にＬｏｗレベル信号を印加すると、アナ
ログ部６からデジタル部５に信号を印加する代りに任意
の信号をアナログ端子からデジタル部５に印加すること
ができるので、デジタル部５の試験をする際に用いられ
るテストパターンをアナログ部６からデジタル部５に向
う信号の信号線９についても同様に用いることができ
る。
【００１６】アナログテストモード入力端子１８にＨｉ
ｇｈレベル信号が印加されているときは、データセレク
タ１５においてはＡ入力端に印加されたデータを出力す
るので、通常どうりデジタル５からデジタル出力端子１
２に向う信号が信号線１０，データセレクタ１５及び出
力バッファ１３を介してデジタル出力端子１２に出力さ
れる。一方、アナログテストモード入力端子１８にＬｏ
ｗレベル信号が印加されているときは、データセレクタ
１５においてはＢ入力端に印加されたデータを出力する
ので、データセレクタ１７の出力信号がデータセレクタ
１５及び出力バッファ１３を介してデジタル出力端子１
２に出力される。そして、アナログテストモード入力端
子１８にＬｏｗレベル信号が、デジタルテストモード入
力端子１９にＨｉｇｈレベル信号が印加されているとき
は、アナログ部６からデジタル部５に向う信号が信号線
９，データセレクタ１７，データセレクタ１５及び出力
バッファ１３を介してデジタル出力端子１２に出力され
る。従って、アナログ部６からデジタル部５に向う信号
の信号線９についてデジタル部５を介さずに直接試験す
ることができる。
ｇｈレベル信号が印加されているときは、データセレク
タ１５においてはＡ入力端に印加されたデータを出力す
るので、通常どうりデジタル５からデジタル出力端子１
２に向う信号が信号線１０，データセレクタ１５及び出
力バッファ１３を介してデジタル出力端子１２に出力さ
れる。一方、アナログテストモード入力端子１８にＬｏ
ｗレベル信号が印加されているときは、データセレクタ
１５においてはＢ入力端に印加されたデータを出力する
ので、データセレクタ１７の出力信号がデータセレクタ
１５及び出力バッファ１３を介してデジタル出力端子１
２に出力される。そして、アナログテストモード入力端
子１８にＬｏｗレベル信号が、デジタルテストモード入
力端子１９にＨｉｇｈレベル信号が印加されているとき
は、アナログ部６からデジタル部５に向う信号が信号線
９，データセレクタ１７，データセレクタ１５及び出力
バッファ１３を介してデジタル出力端子１２に出力され
る。従って、アナログ部６からデジタル部５に向う信号
の信号線９についてデジタル部５を介さずに直接試験す
ることができる。
【００１７】なお、本第１の実施例では、デジタル部５
からアナログ部６に向う信号の信号線８及びアナログ部
６からデジタル部５に向う信号の信号線９が夫々１本づ
つの場合について説明したが、これらの信号線が複数本
で構成されていてもデータセレクタをその信号線に数に
応じて用意することにより、本第１の実施例と同様な効
果をもたせることができる。
からアナログ部６に向う信号の信号線８及びアナログ部
６からデジタル部５に向う信号の信号線９が夫々１本づ
つの場合について説明したが、これらの信号線が複数本
で構成されていてもデータセレクタをその信号線に数に
応じて用意することにより、本第１の実施例と同様な効
果をもたせることができる。
【００１８】図２は、本発明の第２の実施例に係る半導
体集積回路の試験回路を示すブロック図である。本第２
の実施例に係る半導体集積回路の試験回路において、図
１に示す第１の実施例と異なる構成部分は、アナログテ
ストモード入力端子１８がデータセレクタ１４の切替端
及びインバータ２３の入力端に接続され、インバータ２
３の出力端が２入力ＮＡＮＤ２２の一方の入力端に、２
入力ＮＡＮＤ２２の他方の入力端がデジタルテストモー
ド入力端子１９に、２入力ＮＡＮＤ２２の出力がデータ
セレクタ１５，１６の切替端に接続されている部分であ
る。
体集積回路の試験回路を示すブロック図である。本第２
の実施例に係る半導体集積回路の試験回路において、図
１に示す第１の実施例と異なる構成部分は、アナログテ
ストモード入力端子１８がデータセレクタ１４の切替端
及びインバータ２３の入力端に接続され、インバータ２
３の出力端が２入力ＮＡＮＤ２２の一方の入力端に、２
入力ＮＡＮＤ２２の他方の入力端がデジタルテストモー
ド入力端子１９に、２入力ＮＡＮＤ２２の出力がデータ
セレクタ１５，１６の切替端に接続されている部分であ
る。
【００１９】次に、上述の如く構成された本第２の実施
例に係る半導体集積回路の試験回路の動作について説明
する。アナログテストモード入力端子１８にＬｏｗレベ
ル信号が印加されているときは、２入力ＮＡＮＤ２２及
びインバータ２３によりデータセレクタ１５，１６の切
替端には強制的にＨｉｇｈレベル信号が印加される。そ
して、データセレクタ１４の出力信号の切替をアナログ
テストモード入力端子１８より入力する信号によって行
うことができる。
例に係る半導体集積回路の試験回路の動作について説明
する。アナログテストモード入力端子１８にＬｏｗレベ
ル信号が印加されているときは、２入力ＮＡＮＤ２２及
びインバータ２３によりデータセレクタ１５，１６の切
替端には強制的にＨｉｇｈレベル信号が印加される。そ
して、データセレクタ１４の出力信号の切替をアナログ
テストモード入力端子１８より入力する信号によって行
うことができる。
【００２０】これらにより、本第２の実施例に係る半導
体集積回路の試験回路は、出力選択入力端子を用いず
に、第１の実施例に係る半導体集積回路の試験回路と同
様な機能を有するので、回路を簡略化することができて
半導体集積回路の試験を更に容易にすることができる。
体集積回路の試験回路は、出力選択入力端子を用いず
に、第１の実施例に係る半導体集積回路の試験回路と同
様な機能を有するので、回路を簡略化することができて
半導体集積回路の試験を更に容易にすることができる。
【００２１】
【発明の効果】以上説明したように本発明に係る半導体
集積回路の試験回路によれば、デジタルとアナログが混
在する半導体集積回路において、データセレクタを用い
て試験回路を構成することにより、デジタル部及びアナ
ログ部の試験を個々に直接に、かつ容易にすることがで
きる。
集積回路の試験回路によれば、デジタルとアナログが混
在する半導体集積回路において、データセレクタを用い
て試験回路を構成することにより、デジタル部及びアナ
ログ部の試験を個々に直接に、かつ容易にすることがで
きる。
【図１】本発明の第１の実施例に係る半導体集積回路の
試験回路を示すブロック図である。
試験回路を示すブロック図である。
【図２】本発明の第２の実施例に係る半導体集積回路の
試験回路を示すブロック図である。
試験回路を示すブロック図である。
【図３】従来の半導体集積回路の試験回路の一例を示す
ブロック図である。
ブロック図である。
１ ；デジタル入力端子 ２ ；デジタル出力端子 ３ ；入力バッファ ４，１３ ；出力バッファ ５ ；デジタル部 ６ ；アナログ部 ７，２１ ；アナログ端子 １４，１５，１６，１７ ；データセレクタ １８ ；アナログテストモード入力端子 １９ ；デジタルテストモード入力端子 ２０ ；出力選択入力端子
Claims (1)
- 【請求項１】 デジタル部とアナログ部が混在する半導
体集積回路において、一方の入力端が前記デジタル部か
ら前記アナログ部に向う信号の信号線に接続され他方の
入力端がデジタル信号を入力する入力バッファに接続さ
れアナログテストモード信号により制御される第１のデ
ータセレクタと、一方の入力端が前記デジタル部から第
１の出力バッファに向う信号の信号線に接続され他方の
入力端が前記第１のデータセレクタの出力端に接続され
出力選択信号により制御される第２のデータセレクタ
と、一方の入力端が前記アナログ部から前記デジタル部
に向う信号の信号線に接続され他方の入力端が任意のア
ナログ端子に接続されデジタルテストモード信号により
制御される第３のデータセレクタと、一方の入力端が前
記デジタル部から第２の出力バッファに向う信号の信号
線に接続され他方の入力端が前記第３のデータセレクタ
の出力端に接続され前記アナログテストモード信号によ
り制御される第４のデータセレクタとを有することを特
徴とする半導体集積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033762A JP2927095B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033762A JP2927095B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体集積回路の試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05232188A true JPH05232188A (ja) | 1993-09-07 |
| JP2927095B2 JP2927095B2 (ja) | 1999-07-28 |
Family
ID=12395446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033762A Expired - Fee Related JP2927095B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927095B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140210A (ja) * | 1993-11-17 | 1995-06-02 | Fujitsu Ltd | アナログ試験回路 |
| US8289041B2 (en) | 2007-12-27 | 2012-10-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device which has first chip and second chip accessed via the first chip and test method thereof |
| CN106990350A (zh) * | 2016-11-29 | 2017-07-28 | 珠海市微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
-
1992
- 1992-02-20 JP JP4033762A patent/JP2927095B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140210A (ja) * | 1993-11-17 | 1995-06-02 | Fujitsu Ltd | アナログ試験回路 |
| US8289041B2 (en) | 2007-12-27 | 2012-10-16 | Renesas Electronics Corporation | Semiconductor integrated circuit device which has first chip and second chip accessed via the first chip and test method thereof |
| CN106990350A (zh) * | 2016-11-29 | 2017-07-28 | 珠海市微半导体有限公司 | 内部带有模数转换接口芯片的量产测试模块及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927095B2 (ja) | 1999-07-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |