JPH02137242A - ディジタル集積回路 - Google Patents
ディジタル集積回路Info
- Publication number
- JPH02137242A JPH02137242A JP63291352A JP29135288A JPH02137242A JP H02137242 A JPH02137242 A JP H02137242A JP 63291352 A JP63291352 A JP 63291352A JP 29135288 A JP29135288 A JP 29135288A JP H02137242 A JPH02137242 A JP H02137242A
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- JP
- Japan
- Prior art keywords
- circuit
- mode
- sequential logic
- digital integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル集積回路に係シ、特に順序論理回路
を含むディジタル集積回路に関する。
を含むディジタル集積回路に関する。
従来、順序論理回路を含むディジタル集積回路をテスト
する場合、内包する各順序論理回路を単にシフトレジス
タ構成とするだけで、ディジタル集積回路内部のテスト
性を高める方法がとられていた。
する場合、内包する各順序論理回路を単にシフトレジス
タ構成とするだけで、ディジタル集積回路内部のテスト
性を高める方法がとられていた。
第３図は、このような従来のディジタル集積回路を示す
回路ブロック図である。第３図において、本実施例のデ
ィジタル集積回路は、半導体素子１０上に、８ＩＮ入力
端子３．５ＩＦＴパルス入力端子６．８ＯＵＴ出力端子
４と、第１の組合せ回路７と、第２の組合せ回路８と、
シフトモードと通常の内部の動作モードとのどちらかを
選択するマルチプレクサ回路１１とフリップフロップ１
２とからなる６組の順序論理回路とを備えている。
回路ブロック図である。第３図において、本実施例のデ
ィジタル集積回路は、半導体素子１０上に、８ＩＮ入力
端子３．５ＩＦＴパルス入力端子６．８ＯＵＴ出力端子
４と、第１の組合せ回路７と、第２の組合せ回路８と、
シフトモードと通常の内部の動作モードとのどちらかを
選択するマルチプレクサ回路１１とフリップフロップ１
２とからなる６組の順序論理回路とを備えている。
ここで、入力端子６のシフトパルスは、６個のマルチプ
レクサ回路１１の制御信号となる。入力端子３は、バッ
ファ回路１３を介して、マルチプレクサ回路１１の一方
の入力、出力を介して、さらにＤ型クリップフロップ１
２のＤ入力、Ｑ出力を介して、次の段のマルチプレクサ
回路１１の一方の入力に入シ、結局バッファ回路１４を
介して、出力端子４に出力される。即ち、すべてのマル
チプレクサ回路とすべての７リツプフロツプは、直列接
続されている。テストをしない場合は、マルチプレクサ
回路１１がすべて切替わシ、本来の組み合せにもどる。
レクサ回路１１の制御信号となる。入力端子３は、バッ
ファ回路１３を介して、マルチプレクサ回路１１の一方
の入力、出力を介して、さらにＤ型クリップフロップ１
２のＤ入力、Ｑ出力を介して、次の段のマルチプレクサ
回路１１の一方の入力に入シ、結局バッファ回路１４を
介して、出力端子４に出力される。即ち、すべてのマル
チプレクサ回路とすべての７リツプフロツプは、直列接
続されている。テストをしない場合は、マルチプレクサ
回路１１がすべて切替わシ、本来の組み合せにもどる。
前述した従来のシフトレジスタ構成とするのみでは、こ
のディジタル集積回路のテストを行なう時、各フリップ
フロップ１２が動作しているから、ディジタル回路内部
の状態値につき、多数の組合せにつき検討を加えなけれ
ばならないという欠点がある。
のディジタル集積回路のテストを行なう時、各フリップ
フロップ１２が動作しているから、ディジタル回路内部
の状態値につき、多数の組合せにつき検討を加えなけれ
ばならないという欠点がある。
本発明の目的は、前記欠点が解決され、テストが簡単で
、迅速に行えるようにしたディジタル集積回路を提供す
ることにある。
、迅速に行えるようにしたディジタル集積回路を提供す
ることにある。
本発明のディジタル集積回路の構成は、順序論理回路を
含むディジタル集積回路において、前記各順序論理回路
のデータ入力と出力との間にバイパスモード動作回路を
設け、さらに前記各順序論理回路をシフトレジスタ接続
構成とするレジスタモードを設け、これら２つのモード
をテストモードとして併用するようにしたことを特徴と
する。
含むディジタル集積回路において、前記各順序論理回路
のデータ入力と出力との間にバイパスモード動作回路を
設け、さらに前記各順序論理回路をシフトレジスタ接続
構成とするレジスタモードを設け、これら２つのモード
をテストモードとして併用するようにしたことを特徴と
する。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例のディジタル集積回路を示す
回路ブロック図、第２図は第１図の順序論理回路を示す
回路ブロック図である。第１図。
回路ブロック図、第２図は第１図の順序論理回路を示す
回路ブロック図である。第１図。
第２図において、本実施例のディジタル集積回路は、入
力と出力との間に設けたバイパス回路１と、シフトモー
ドと通常動モードとのうちどちらかを選択するマルチプ
レクサ回路２と、Ｄ型フリップフロップ９とを有する順
序論理回路が、計６組設けられている。
力と出力との間に設けたバイパス回路１と、シフトモー
ドと通常動モードとのうちどちらかを選択するマルチプ
レクサ回路２と、Ｄ型フリップフロップ９とを有する順
序論理回路が、計６組設けられている。
このバイパス回路１をＯＮ、ＯＦＦする信号は、ＢＩＰ
入力端子５から、バッファ回路を介して、印加される。
入力端子５から、バッファ回路を介して、印加される。
その他の部分は、第３図に示した回路と同様に実装され
ている。テスト時には、マルチプレクサ回路２を切替え
て、フリップフロップ９をシフトレジスタとして動作さ
せたり、バイパス回路１をＯＮさせて、接続させて動作
させることができる。
ている。テスト時には、マルチプレクサ回路２を切替え
て、フリップフロップ９をシフトレジスタとして動作さ
せたり、バイパス回路１をＯＮさせて、接続させて動作
させることができる。
尚、第１図の太線は、各順序回路をシフトレジスタ構成
とするための回路接続例を示す。
とするための回路接続例を示す。
本実施例は、各順序論理回路のデータ入力と出力との間
に設けたバイパスそ−ドと、各順序論理回路をシフトレ
ジスタ構成としたレジスタモードの２つの構成要素を合
せ持つことにより、ディジタル集積回路のテストをバイ
パスモードにより、ディジタル集積回路内部を見かけ上
、組合せ回路とし扱えるため、外部の入出力端子よシの
テストデータ系列作成が容易となる。次に、シフトレジ
スタ構成により、順序論理回路のみに着目した簡単なテ
スト系列の組合せによるテストが可能となる。このよう
に２つテストのための構成要素を有している。
に設けたバイパスそ−ドと、各順序論理回路をシフトレ
ジスタ構成としたレジスタモードの２つの構成要素を合
せ持つことにより、ディジタル集積回路のテストをバイ
パスモードにより、ディジタル集積回路内部を見かけ上
、組合せ回路とし扱えるため、外部の入出力端子よシの
テストデータ系列作成が容易となる。次に、シフトレジ
スタ構成により、順序論理回路のみに着目した簡単なテ
スト系列の組合せによるテストが可能となる。このよう
に２つテストのための構成要素を有している。
以上説明したように、本発明は、入出力間のバイパス回
路と、各順序論理回路をシフトレジスタ構成としたレジ
スタモードの２つの構成要素を合せ持つことによシ、従
来よシ順序回路を含むディジタル集積回路のテスト系列
を簡単に作成できる効果がある。
路と、各順序論理回路をシフトレジスタ構成としたレジ
スタモードの２つの構成要素を合せ持つことによシ、従
来よシ順序回路を含むディジタル集積回路のテスト系列
を簡単に作成できる効果がある。
第１図は本発明の一実施例のディジタル集積回路を示す
回路ブロック図、第２図は第１図の順序論理回路を示す
回路ブロック図、第３図は従来のシフトモードを含むデ
ィジタル回路例を示す回路図である。 １・・・バイパス回路、２・・・シフトモードと通常の
動作モードを切替えるだめのマルチプレクサ回路、３・
・・シフトモード時の入力端子、４・・・シフトモード
時の出力端子、５・・・各順序論理回路に設けたバイパ
スモード切替用制御入力端子、６・・・各順序論理回路
をシフトモードとして動作させる場合の切替用制御端子
。 代理人 弁理士 内 原 晋 第１区
回路ブロック図、第２図は第１図の順序論理回路を示す
回路ブロック図、第３図は従来のシフトモードを含むデ
ィジタル回路例を示す回路図である。 １・・・バイパス回路、２・・・シフトモードと通常の
動作モードを切替えるだめのマルチプレクサ回路、３・
・・シフトモード時の入力端子、４・・・シフトモード
時の出力端子、５・・・各順序論理回路に設けたバイパ
スモード切替用制御入力端子、６・・・各順序論理回路
をシフトモードとして動作させる場合の切替用制御端子
。 代理人 弁理士 内 原 晋 第１区
Claims (1)
- 順序論理回路を含むディジタル集積回路において、前記
各順序論理回路のデータ入力と出力との間にバイパスモ
ード動作回路を設け、さらに前記各順序論理回路をシフ
トレジスタ接続構成とするレジスタモードを設け、これ
ら２つのモードをテストモードとして併用するようにし
たことを特徴とするディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291352A JPH02137242A (ja) | 1988-11-17 | 1988-11-17 | ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291352A JPH02137242A (ja) | 1988-11-17 | 1988-11-17 | ディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137242A true JPH02137242A (ja) | 1990-05-25 |
Family
ID=17767818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291352A Pending JPH02137242A (ja) | 1988-11-17 | 1988-11-17 | ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137242A (ja) |
-
1988
- 1988-11-17 JP JP63291352A patent/JPH02137242A/ja active Pending
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