JPH0588431B2 - - Google Patents
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- Publication number
- JPH0588431B2 JPH0588431B2 JP60176753A JP17675385A JPH0588431B2 JP H0588431 B2 JPH0588431 B2 JP H0588431B2 JP 60176753 A JP60176753 A JP 60176753A JP 17675385 A JP17675385 A JP 17675385A JP H0588431 B2 JPH0588431 B2 JP H0588431B2
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- JP
- Japan
- Prior art keywords
- input
- terminal
- integrated circuit
- clock
- scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000012360 testing method Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
通常動作用のクロツク信号として他の集積回路
の出力信号を受信する集積回路の、クロツク信号
の受信経路にゲートを設け、走査試験用のクロツ
ク信号を入力の際、ゲートを遮断することによ
り、走査試験を確実に実施可能とする。
の出力信号を受信する集積回路の、クロツク信号
の受信経路にゲートを設け、走査試験用のクロツ
ク信号を入力の際、ゲートを遮断することによ
り、走査試験を確実に実施可能とする。
本発明は集積回路におけるクロツク信号入力方
式の改良に関する。
式の改良に関する。
例えばフリツプフロツプ回路を構成する半導体
集積回路においては、通常の論理動作を行う為の
クロツク信号およびデータ信号を受信する端子の
他に、縦続接続した同類の半導体集積回路間に試
験用のデータを循環させる、所謂走査試験用のク
ロツク信号およびデータ信号を受信する端子を具
備している。通常動作用のクロツク信号およびデ
ータ信号と、走査試験用のクロツク信号およびデ
ータ信号とは、同時に何れか一方のみしか入力す
ることは出来ない。
集積回路においては、通常の論理動作を行う為の
クロツク信号およびデータ信号を受信する端子の
他に、縦続接続した同類の半導体集積回路間に試
験用のデータを循環させる、所謂走査試験用のク
ロツク信号およびデータ信号を受信する端子を具
備している。通常動作用のクロツク信号およびデ
ータ信号と、走査試験用のクロツク信号およびデ
ータ信号とは、同時に何れか一方のみしか入力す
ることは出来ない。
なお集積回路の中には、通常動作用のクロツク
信号として、他の集積回路の出力信号を入力され
るものもある。この種の集積回路においても、前
記走査試験が確実に実行されることが望ましい。
信号として、他の集積回路の出力信号を入力され
るものもある。この種の集積回路においても、前
記走査試験が確実に実行されることが望ましい。
第２図は従来あるクロツク信号入力方式の一例
を示す図である。
を示す図である。
第２図において、３個のフリツプフロツプ１，
２および３が相互接続されている。
２および３が相互接続されている。
各フリツプフロツプ１乃至３は、それぞれ通常
動作用のクロツク信号ckおよびデータ信号ｄを
受信するクロツク端子CKおよびデータ端子Ｄと、
走査試験用の走査クロツク信号sckおよび走査デ
ータ信号sdを受信する走査クロツク端子SCKお
よび走査データ端子SDと、出力信号ｑを送出す
る出力端子Ｑとを具備している。各フリツプフロ
ツプ１乃至３共、クロツク端子CKおよびデータ
端子Ｄにそれぞれクロツク信号ckおよびデータ
信号ｄが入力される場合には、走査クロツク端子
SCKおよび走査データ端子SDに走査クロツク信
号sckおよび走査データ信号sdの入力を禁止し、
また走査クロツク端子SCKおよび走査データ端
子SDに走査クロツク信号sckおよび走査データ信
号sdが入力される場合には、クロツク端子CKお
よびデータ端子Ｄにそれぞれクロツク信号ckお
よびデータ信号ｄの入力を禁止する配慮が必要と
なる。
動作用のクロツク信号ckおよびデータ信号ｄを
受信するクロツク端子CKおよびデータ端子Ｄと、
走査試験用の走査クロツク信号sckおよび走査デ
ータ信号sdを受信する走査クロツク端子SCKお
よび走査データ端子SDと、出力信号ｑを送出す
る出力端子Ｑとを具備している。各フリツプフロ
ツプ１乃至３共、クロツク端子CKおよびデータ
端子Ｄにそれぞれクロツク信号ckおよびデータ
信号ｄが入力される場合には、走査クロツク端子
SCKおよび走査データ端子SDに走査クロツク信
号sckおよび走査データ信号sdの入力を禁止し、
また走査クロツク端子SCKおよび走査データ端
子SDに走査クロツク信号sckおよび走査データ信
号sdが入力される場合には、クロツク端子CKお
よびデータ端子Ｄにそれぞれクロツク信号ckお
よびデータ信号ｄの入力を禁止する配慮が必要と
なる。
なおフリツプフロツプ３のクロツク端子CKに
は、フリツプフロツプ１の出力端子Ｑから送出さ
れる出力信号ｑが、クロツク信号ckとして入力
される。
は、フリツプフロツプ１の出力端子Ｑから送出さ
れる出力信号ｑが、クロツク信号ckとして入力
される。
またフリツプフロツプ２および３の走査データ
端子SDには、それぞれフリツプフロツプ１およ
び２の出力端子Ｑから出力される出力信号ｑが入
力される。
端子SDには、それぞれフリツプフロツプ１およ
び２の出力端子Ｑから出力される出力信号ｑが入
力される。
フリツプフロツプ１乃至３に走査試験を行う場
合には、フリツプフロツプ１の走査データ端子
SDに走査データ信号sdを入力し、各フリツプフ
ロツプ１乃至３の走査クロツク端子SCKに走査
クロツク信号sckを入力する。その結果フリツプ
フロツプ１の走査データ端子SDに入力された走
査データ信号sdが、走査クロツク信号sckに同期
して順次フリツプフロツプ２および３に転送され
る。
合には、フリツプフロツプ１の走査データ端子
SDに走査データ信号sdを入力し、各フリツプフ
ロツプ１乃至３の走査クロツク端子SCKに走査
クロツク信号sckを入力する。その結果フリツプ
フロツプ１の走査データ端子SDに入力された走
査データ信号sdが、走査クロツク信号sckに同期
して順次フリツプフロツプ２および３に転送され
る。
然し走査試験中も、フリツプフロツプ３のクロ
ツク端子CKには、フリツプフロツプ１から出力
される出力信号ｑがクロツク信号ckとして入力
される為、フリツプフロツプ３に対しては、走査
試験が不可能となる。
ツク端子CKには、フリツプフロツプ１から出力
される出力信号ｑがクロツク信号ckとして入力
される為、フリツプフロツプ３に対しては、走査
試験が不可能となる。
以上の説明から明らかな如く、従来あるクロツ
ク信号入力方式においては、フリツプフロツプ３
が走査試験中もフリツプフロツプ１の出力信号ｑ
をクロツク端子CKに受信する為、走査試験が実
施不可能となる問題があつた。
ク信号入力方式においては、フリツプフロツプ３
が走査試験中もフリツプフロツプ１の出力信号ｑ
をクロツク端子CKに受信する為、走査試験が実
施不可能となる問題があつた。
上記問題点は本発明により第１図に示す如く、
集積回路１，２及び３とを有する論理回路におい
て、各集積回路にはデータ端子Ｄ及びクロツク端
子CKのほか、走査データ端子SD及び走査クロツ
ク端子SCKを備え、 集積回路２の出力は集積回路３の走査データ端
子SDに入力され、 集積回路１と集積回路３との間にはゲートが設
けられ、 集積回路１の出力は集積回路２の走査データ端
子SDに入力されると共にゲートの１入力端子に
入力され、ゲートの他の入力端子には走査試験時
のみ所定論理値の試験用信号が入力され、 ゲートの出力は集積回路３のクロツク端子CK
に入力され、通常動作時にはデータ信号は各集積
回路のデータ端子に、クロツク信号は集積回路１
及び２のクロツク端子に入力され、集積回路１の
出力はゲートを介し集積回路３のクロツク端子に
与えられ、走査試験時には走査クロツク信号は各
集積回路の走査クロツク端子に、走査データ信号
は集積回路１の走査データ端子に与えられ、所定
論理値の試験用信号はゲートを介し集積回路３の
クロツク端子に与えられると共にこのクロツク端
子への集積回路１の出力の入力を阻止することを
特徴とする論理回路によつて解決される。
集積回路１，２及び３とを有する論理回路におい
て、各集積回路にはデータ端子Ｄ及びクロツク端
子CKのほか、走査データ端子SD及び走査クロツ
ク端子SCKを備え、 集積回路２の出力は集積回路３の走査データ端
子SDに入力され、 集積回路１と集積回路３との間にはゲートが設
けられ、 集積回路１の出力は集積回路２の走査データ端
子SDに入力されると共にゲートの１入力端子に
入力され、ゲートの他の入力端子には走査試験時
のみ所定論理値の試験用信号が入力され、 ゲートの出力は集積回路３のクロツク端子CK
に入力され、通常動作時にはデータ信号は各集積
回路のデータ端子に、クロツク信号は集積回路１
及び２のクロツク端子に入力され、集積回路１の
出力はゲートを介し集積回路３のクロツク端子に
与えられ、走査試験時には走査クロツク信号は各
集積回路の走査クロツク端子に、走査データ信号
は集積回路１の走査データ端子に与えられ、所定
論理値の試験用信号はゲートを介し集積回路３の
クロツク端子に与えられると共にこのクロツク端
子への集積回路１の出力の入力を阻止することを
特徴とする論理回路によつて解決される。
即ち本発明によれば、集積回路に走査試験用の
クロツク信号が入力される場合には、他の集積回
路の出力信号がクロツク信号として入力され無く
なり、主査試験動作が確実に実施可能となる。
クロツク信号が入力される場合には、他の集積回
路の出力信号がクロツク信号として入力され無く
なり、主査試験動作が確実に実施可能となる。
以下本発明を第１図について更に説明する。
なお図において集積回路１，２及３はフリツプ
フロツプ１，２及び３として説明する。
フロツプ１，２及び３として説明する。
第１図においては、フリツプフロツプ１の出力
端子Ｑと、フリツプフロツプ３のクロツク端子
CKとの間には、ゲート４が設けられている。ゲ
ート４の一方の入力端子Ａには、フリツプフロツ
プ１の出力端子Ｑから送出される出力信号ｑが入
力され、他方の入力端子Ｂには、試験用クロツク
信号tckが入力される。
端子Ｑと、フリツプフロツプ３のクロツク端子
CKとの間には、ゲート４が設けられている。ゲ
ート４の一方の入力端子Ａには、フリツプフロツ
プ１の出力端子Ｑから送出される出力信号ｑが入
力され、他方の入力端子Ｂには、試験用クロツク
信号tckが入力される。
通常動作中は、試験用クロツク信号tckは論理
“０”に設定される。その結果ゲート４の入力端
子Ａに入力されるフリツプフロツプ１の出力信号
ｑは、その侭出力端子Ｃに出力され、フリツプフ
ロツプ３のクロツク端子CKに伝達される。
“０”に設定される。その結果ゲート４の入力端
子Ａに入力されるフリツプフロツプ１の出力信号
ｑは、その侭出力端子Ｃに出力され、フリツプフ
ロツプ３のクロツク端子CKに伝達される。
その結果フリツプフロツプ３は、第２図におけ
ると同様に通常動作を行う。
ると同様に通常動作を行う。
次に走査試験を行う場合には、試験用クロツク
信号tckを論理“１”に設定する。その結果ゲー
ト４の出力端子Ｃからフリツプフロツプ３のクロ
ツク端子CKに伝達されるクロツク信号ckも、フ
リツプフロツプ１の出力信号ｑの論理値に拘らず
論理“１”に設定される。
信号tckを論理“１”に設定する。その結果ゲー
ト４の出力端子Ｃからフリツプフロツプ３のクロ
ツク端子CKに伝達されるクロツク信号ckも、フ
リツプフロツプ１の出力信号ｑの論理値に拘らず
論理“１”に設定される。
かかる状態ではフリツプフロツプ１の走査デー
タ端子SDに走査データ信号sdを入力し、各フリ
ツプフロツプ１乃至３に走査クロツク信号sckを
入力すると、走査データ信号sdは走査クロツク信
号sckに同期してフリツプフロツプ１乃至３を順
次転送される。
タ端子SDに走査データ信号sdを入力し、各フリ
ツプフロツプ１乃至３に走査クロツク信号sckを
入力すると、走査データ信号sdは走査クロツク信
号sckに同期してフリツプフロツプ１乃至３を順
次転送される。
その間フリツプフロツプ１の出力端子Ｑから出
力される出力信号ｑは、フリツプフロツプ３のク
ロツク端子CKに入力されることは無く、フリツ
プフロツプ３は確実に走査試験動作を実施する。
力される出力信号ｑは、フリツプフロツプ３のク
ロツク端子CKに入力されることは無く、フリツ
プフロツプ３は確実に走査試験動作を実施する。
一方通常動作および走査試験動作を行わぬ場合
に、ゲート４の入力端子Ｂに所要周期の試験用ク
ロツク信号tckを入力すると、フリツプフロツプ
３のクロツク端子CKには試験用クロツク信号tck
がゲート４を介して入力され、フリツプフロツプ
３を試験的に動作させる。
に、ゲート４の入力端子Ｂに所要周期の試験用ク
ロツク信号tckを入力すると、フリツプフロツプ
３のクロツク端子CKには試験用クロツク信号tck
がゲート４を介して入力され、フリツプフロツプ
３を試験的に動作させる。
以上の説明から明らかな如く、本実施例によれ
ば、フリツプフロツプ１の出力端子Ｑと、フリツ
プフロツプ３のクロツク端子CKとの間にゲート
４を挿入し、試験用クロツク信号tckにより導通
およ遮断を制御することにより、通常動作および
走査試験動作が確実に実施可能となる。また試験
用クロツク信号tckによりフリツプフロツプ３単
独を試験動作させることも可能となる。
ば、フリツプフロツプ１の出力端子Ｑと、フリツ
プフロツプ３のクロツク端子CKとの間にゲート
４を挿入し、試験用クロツク信号tckにより導通
およ遮断を制御することにより、通常動作および
走査試験動作が確実に実施可能となる。また試験
用クロツク信号tckによりフリツプフロツプ３単
独を試験動作させることも可能となる。
以上、本発明によれば、集積回路に走査試験用
のクロツク信号が入力される場合には、他の集積
回路の出力信号がクロツク信号として入力され無
くなり、走査試験動作が確実に実施可能となる。
のクロツク信号が入力される場合には、他の集積
回路の出力信号がクロツク信号として入力され無
くなり、走査試験動作が確実に実施可能となる。
第１図は本発明の一実施例によるクロツク信号
入力方式を示す図、第２図は従来あるクロツク信
号入力方式の一例を示す図である。 図において、１乃至３は集積回路としてのフリ
ツプフロツプ、４はゲート、ckはクロツク信号、
ｄはデータ信号、ｑは出力信号、sckは走査クロ
ツク信号、sdは走査データ信号、tckは試験用ク
ロツク信号、を示す。
入力方式を示す図、第２図は従来あるクロツク信
号入力方式の一例を示す図である。 図において、１乃至３は集積回路としてのフリ
ツプフロツプ、４はゲート、ckはクロツク信号、
ｄはデータ信号、ｑは出力信号、sckは走査クロ
ツク信号、sdは走査データ信号、tckは試験用ク
ロツク信号、を示す。
Claims (1)
- 【特許請求の範囲】 １ 集積回路１，２及び３とを有する論理回路に
おいて、各集積回路にはデータ端子Ｄ及びクロツ
ク端子CKのほか、走査データ端子SD及び走査ク
ロツク端子SCKを備え、 集積回路２の出力は集積回路３の走査データ端
子SDに入力され、 集積回路１と集積回路３との間にはゲートが設
けられ、 集積回路１の出力は集積回路２の走査データ端
子SDに入力されると共にゲートの１入力端子に
入力され、ゲートの他の入力端子には走査試験時
のみ所定論理値の試験用信号が入力され、 ゲートの出力は集積回路３のクロツク端子CK
に入力され、通常動作時にはデータ信号は各集積
回路のデータ端子に、クロツク信号は集積回路１
及び２のクロツク端子に入力され、集積回路１の
出力はゲートを介し集積回路３のクロツク端子に
与えられ、走査試験時には走査クロツク信号は各
集積回路の走査クロツク端子に、走査データ信号
は集積回路１の走査データ端子に与えられ、所定
論理値の試験用信号はゲートを介し集積回路３の
クロツク端子に与えられると共にこのクロツク端
子への集積回路１の出力の入力を阻止することを
特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176753A JPS6236573A (ja) | 1985-08-09 | 1985-08-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176753A JPS6236573A (ja) | 1985-08-09 | 1985-08-09 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236573A JPS6236573A (ja) | 1987-02-17 |
| JPH0588431B2 true JPH0588431B2 (ja) | 1993-12-22 |
Family
ID=16019204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176753A Granted JPS6236573A (ja) | 1985-08-09 | 1985-08-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236573A (ja) |
-
1985
- 1985-08-09 JP JP60176753A patent/JPS6236573A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236573A (ja) | 1987-02-17 |
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