JPH0196573A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0196573A JPH0196573A JP62252511A JP25251187A JPH0196573A JP H0196573 A JPH0196573 A JP H0196573A JP 62252511 A JP62252511 A JP 62252511A JP 25251187 A JP25251187 A JP 25251187A JP H0196573 A JPH0196573 A JP H0196573A
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- JP
- Japan
- Prior art keywords
- scan
- circuit
- signal
- mode
- flip
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 11
- 230000005540 biological transmission Effects 0.000 abstract description 13
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、いわゆるスキャンテストを、１端子から導入
した制御信号により可能にした集積回路に関するもので
ある。
した制御信号により可能にした集積回路に関するもので
ある。
（従来の技術）
従来のスキャンテストについて、第３図及び第４図を用
いて説明する。
いて説明する。
第３図は、通常のフリップフロップにスキャンテストに
必要なシフトレジスタ動作用回路Ａ部を付加したもので
、スキャンフリップフロップの一般形である。この回路
で付加したＡ部は、通常のｃ、ｖｔｏｓｔ−ランスミッ
ションゲートスイッチであり、それ以外は一般のマスタ
・スレーブ形フリップフロップである。
必要なシフトレジスタ動作用回路Ａ部を付加したもので
、スキャンフリップフロップの一般形である。この回路
で付加したＡ部は、通常のｃ、ｖｔｏｓｔ−ランスミッ
ションゲートスイッチであり、それ以外は一般のマスタ
・スレーブ形フリップフロップである。
この回路の基本動作は、シフトモードでは、入力端子２
からのスキャン入力信号ＳＩにより前段の信号を取り込
み、クロックΦ１によりトランスミッションゲート５，
６を介してマスク部分に送り、クロックΦ３でトランス
ミッションゲート１０，１１を介してスレイブ部分に送
り、その出力Ｑ、を次段のＳＩの入力信号として送り込
む。このようにして、一連のシフトレジスタチェーンは
全て任意の値がクロックΦ１．Φ８によりセットできる
。
からのスキャン入力信号ＳＩにより前段の信号を取り込
み、クロックΦ１によりトランスミッションゲート５，
６を介してマスク部分に送り、クロックΦ３でトランス
ミッションゲート１０，１１を介してスレイブ部分に送
り、その出力Ｑ、を次段のＳＩの入力信号として送り込
む。このようにして、一連のシフトレジスタチェーンは
全て任意の値がクロックΦ１．Φ８によりセットできる
。
次に、一連のシフトレジスタが全てセットされた後、テ
ストモードクロックΦ□、Φ□でＣＭＯＳトランスミッ
ションゲート５，６をオフにし、マスタ用クロックΦ２
によってＣＭＯＳトランスミッションゲート３，４をオ
ンにし、内部組合せ回路の出力をデータ入力端子１より
取り込み、マスタフリップフロップの出力端子７に出力
Ｑ１として取り込まれる。
ストモードクロックΦ□、Φ□でＣＭＯＳトランスミッ
ションゲート５，６をオフにし、マスタ用クロックΦ２
によってＣＭＯＳトランスミッションゲート３，４をオ
ンにし、内部組合せ回路の出力をデータ入力端子１より
取り込み、マスタフリップフロップの出力端子７に出力
Ｑ１として取り込まれる。
次に再び、テストモードクロックΦ□とツーマルス／キ
ャンモードクロックΦ３とにより、ＣＭＯＳトランスミ
ッションゲート５，６と同１０．１１とをそれぞれオン
、オフすることによりマスタ用りロックΦ工で取り込ん
だデータをシフトレジスタ（フリッププロップ）チェー
ンを通して送り、スレーブフリップフロップの出力端子
１４の出力Ｑ。
ャンモードクロックΦ３とにより、ＣＭＯＳトランスミ
ッションゲート５，６と同１０．１１とをそれぞれオン
、オフすることによりマスタ用りロックΦ工で取り込ん
だデータをシフトレジスタ（フリッププロップ）チェー
ンを通して送り、スレーブフリップフロップの出力端子
１４の出力Ｑ。
でその結果をモニタする。
このような一連の動作、即ち、端子２へのスキャン入力
信号Ｓ１．ＣＭＯＳトランスミッションゲート５，６へ
のテストモードクロックΦ□、ＣＭＯＳトランスミッシ
ョンゲート１０．１１へのノーマル／スキャンモードク
ロックΦ８及びスレーブフリップフロップの出力信号Ｑ
Ｂにより回路上の全てのブリップフロップの値を任意に
セットし、これらの値を使って組合せ回路をチエツクし
、その結果を入力端子１へのデータＤの入力及びＣＭＯ
Ｓトランスミッションゲート３，４へのマスタ用クロッ
クΦう、φうにより再びフリップフロップに取り込み、
その結果を出力端子でモニタすることにより、回路上に
存在する全ての組合せ回路のチエツクをすることができ
る。
信号Ｓ１．ＣＭＯＳトランスミッションゲート５，６へ
のテストモードクロックΦ□、ＣＭＯＳトランスミッシ
ョンゲート１０．１１へのノーマル／スキャンモードク
ロックΦ８及びスレーブフリップフロップの出力信号Ｑ
Ｂにより回路上の全てのブリップフロップの値を任意に
セットし、これらの値を使って組合せ回路をチエツクし
、その結果を入力端子１へのデータＤの入力及びＣＭＯ
Ｓトランスミッションゲート３，４へのマスタ用クロッ
クΦう、φうにより再びフリップフロップに取り込み、
その結果を出力端子でモニタすることにより、回路上に
存在する全ての組合せ回路のチエツクをすることができ
る。
（発明が解決しようとする問題点）
しかしながら、上記のように、クロックを制御して行な
う従来のスキャンテストは、第４図に示したように、多
種類のクロック（ここではΦ２゜Φ１．Φ８の３種）が
必要になり、このためクロック発生器が必要となる。ま
た、これら３種のクロック用配線が集積回路全体に配置
されなければならない。しかも０Ｍ０８回路では、当然
のことながら、各クロック信号Φ２．Φ１．Φ３の反転
信号Φ２．Φ１．Φ８も必要となる。
う従来のスキャンテストは、第４図に示したように、多
種類のクロック（ここではΦ２゜Φ１．Φ８の３種）が
必要になり、このためクロック発生器が必要となる。ま
た、これら３種のクロック用配線が集積回路全体に配置
されなければならない。しかも０Ｍ０８回路では、当然
のことながら、各クロック信号Φ２．Φ１．Φ３の反転
信号Φ２．Φ１．Φ８も必要となる。
従って、従来方式では、
（１）３種のクロックが必要で、しかもそれらの反転ク
ロックをスキャンフリップフロップ内か、クロック発生
器で作らなければならない。
ロックをスキャンフリップフロップ内か、クロック発生
器で作らなければならない。
（２）上記クロックのためのクロック発生器が必要にな
る。
る。
（３）多くのクロックラインが回路上を走るのでチップ
面積が増加する。
面積が増加する。
等の問題があった。
本発明は、上記の問題点を解決するもので、最小限の制
限、つまり、単一の切換信号のみでスキャンテストを実
施することのできる集積回路を提供することを目的とす
るものである。
限、つまり、単一の切換信号のみでスキャンテストを実
施することのできる集積回路を提供することを目的とす
るものである。
（問題点を解決するための手段）
この目的を達成するために、本発明は、マスタ・スレー
ブ形フリップフロップの入力部に、それぞれモード切換
用信号で制御されるトランスミッションゲートを介して
データ入力信号とスキャン入力信号とを並列入力し得る
回路を設けたものである。
ブ形フリップフロップの入力部に、それぞれモード切換
用信号で制御されるトランスミッションゲートを介して
データ入力信号とスキャン入力信号とを並列入力し得る
回路を設けたものである。
（作 用）
上記構成によれば、マスタ・スレーブ形フリップフロッ
プからなるスキャンフリップフロップへの入力信号を単
一のコントロール信号で制御することにより、従来方式
に比べて大幅な回路の簡素化が図られる。
プからなるスキャンフリップフロップへの入力信号を単
一のコントロール信号で制御することにより、従来方式
に比べて大幅な回路の簡素化が図られる。
（実施例）
第１図は、本発明の一実施例の回路構成を示し、第２図
は、その動作に必要なりロックのタイミング及びスキャ
ンモードと動作モードとの切換信号を示したものである
。
は、その動作に必要なりロックのタイミング及びスキャ
ンモードと動作モードとの切換信号を示したものである
。
第１図において、破線で囲んだＢ部は通常のマスタ・ス
レーブ形フリップフロップの回路である。
レーブ形フリップフロップの回路である。
本発明は、このＢ部の回路に、トランジスタ１５゜１６
、１７．１８からなる二つのＣＭＯＳトランスミッシ１
ンゲートスイッチを図のように並列に付加したものであ
る。このような回路構成により、従来方式に比べて特別
なりロックを必要とせず、１つのコントロール信号ＮＴ
（この信号は外部からコントロールのできる切換信号
）で容易に動作モードとスキャンモードの切換が可能と
なる。第１図で、動作モードにおけるデータ入力信号り
は、切換制御信号ＮＴがハイレベル、即ち動作モードの
とき、フリップフロップに取り込まれ、一方、スキャン
モードでは、スキャン信号ＳＩは、ＮＴがロウレベル、
即ちスキャンモードのとき、このデータがフリップフロ
ップに取り込まれ１次段のフリップフロップに送り込ま
れる。
、１７．１８からなる二つのＣＭＯＳトランスミッシ１
ンゲートスイッチを図のように並列に付加したものであ
る。このような回路構成により、従来方式に比べて特別
なりロックを必要とせず、１つのコントロール信号ＮＴ
（この信号は外部からコントロールのできる切換信号
）で容易に動作モードとスキャンモードの切換が可能と
なる。第１図で、動作モードにおけるデータ入力信号り
は、切換制御信号ＮＴがハイレベル、即ち動作モードの
とき、フリップフロップに取り込まれ、一方、スキャン
モードでは、スキャン信号ＳＩは、ＮＴがロウレベル、
即ちスキャンモードのとき、このデータがフリップフロ
ップに取り込まれ１次段のフリップフロップに送り込ま
れる。
（発明の効果）
以上のように１本発明によれば、−法的なフリップフロ
ップに単純な切換制御回路、例えば一対のトランスミッ
ションゲートを介してデータ入力信号とスキャン入力信
号とを切り換え得る回路を付加することにより、特別な
りロックの追加、クロック発生器の追加なしに、スキャ
ン用フリップフロップ内蔵の集積回路を実現することが
可能になる。
ップに単純な切換制御回路、例えば一対のトランスミッ
ションゲートを介してデータ入力信号とスキャン入力信
号とを切り換え得る回路を付加することにより、特別な
りロックの追加、クロック発生器の追加なしに、スキャ
ン用フリップフロップ内蔵の集積回路を実現することが
可能になる。
第１図は、本発明の一実施例の回路図、第２図は、同各
部信号のタイムチャート、第３図は、従来例の回路図、
第４図は、同各部信号のタイムチャートである。 Ｂ ・・・マスタ・スレーブ形フリップフロップ回路、
１５，１６，１７．１８−ニー）ノＣＭＯ５トランス
ミッションゲートスイッチを構成するトランジスタ、
ＮＴ・・・モード切換信号。 特許出願人 松下電子工業株式会社 第１図 −（？−Ｎ＋ｙネルＭＯ５ し Ｏ； Ｑ ａ 、； 第３図 −Ｋ
部信号のタイムチャート、第３図は、従来例の回路図、
第４図は、同各部信号のタイムチャートである。 Ｂ ・・・マスタ・スレーブ形フリップフロップ回路、
１５，１６，１７．１８−ニー）ノＣＭＯ５トランス
ミッションゲートスイッチを構成するトランジスタ、
ＮＴ・・・モード切換信号。 特許出願人 松下電子工業株式会社 第１図 −（？−Ｎ＋ｙネルＭＯ５ し Ｏ； Ｑ ａ 、； 第３図 −Ｋ
Claims (2)
- （１）回路内の全てのフリップフロップをシフトレジス
タ形式に接続し、このフリップフロップへのデータの書
込、読出によって集積回路をスキャンテストするに際し
、マスタ・スレーブ形フリップフロップの入力部に、デ
ータ入力信号とスキャン入力信号とをモード切換信号に
より切換制御する回路を付加したことを特徴とする集積
回路。 - （２）動作モードのデータ入力信号とテストモードのス
キャン入力信号との切換制御は外部端子を通じて行ない
、かつフリップフロップの制御は、動作モード、テスト
モードにかかわらず同一のクロックにて行なうことを特
徴とする特許請求の範囲第（１）項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252511A JPH0196573A (ja) | 1987-10-08 | 1987-10-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252511A JPH0196573A (ja) | 1987-10-08 | 1987-10-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196573A true JPH0196573A (ja) | 1989-04-14 |
Family
ID=17238386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252511A Pending JPH0196573A (ja) | 1987-10-08 | 1987-10-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196573A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440331A2 (en) * | 1990-01-29 | 1991-08-07 | International Business Machines Corporation | Integrated circuit with pass gate multiplexer receiver circuit |
| US6181179B1 (en) | 1998-06-17 | 2001-01-30 | Nec Corporation | Scan flip-flop circuit |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
| US6873197B2 (en) | 2000-12-28 | 2005-03-29 | Nec Electronics Corp | Scan flip-flop circuit capable of guaranteeing normal operation |
-
1987
- 1987-10-08 JP JP62252511A patent/JPH0196573A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440331A2 (en) * | 1990-01-29 | 1991-08-07 | International Business Machines Corporation | Integrated circuit with pass gate multiplexer receiver circuit |
| EP0440331A3 (ja) * | 1990-01-29 | 1994-02-02 | Ibm | |
| US6181179B1 (en) | 1998-06-17 | 2001-01-30 | Nec Corporation | Scan flip-flop circuit |
| EP1162742A1 (en) * | 2000-06-06 | 2001-12-12 | Texas Instruments Incorporated | High-speed settable flip-flop |
| US6873197B2 (en) | 2000-12-28 | 2005-03-29 | Nec Electronics Corp | Scan flip-flop circuit capable of guaranteeing normal operation |
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