JPH0192675A

JPH0192675A - 集積回路

Info

Publication number: JPH0192675A
Application number: JP62249593A
Authority: JP
Inventors: Takashi Onodera; 岳志小野寺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-10-02
Filing date: 1987-10-02
Publication date: 1989-04-11
Anticipated expiration: 2013-01-19
Also published as: JP2699355B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、スキャンパス試験法により回路試験を行え
る集積回路に関する。

〔発明の概要〕

この発明は、フリップフロップとゲートを有する集積回
路で、第１のモード（テストモード）においては入力さ
れたテストデータが第１の共通のクロツタ信号によって
ゲートを介することなくフリップフロップを相互転送す
るようになされ、第２のモード（ノーマルモード）にお
いてはゲート回路が動作し通常動作するようになされ、
スキャンバス試験法により回路実験を行える集積回路に
おいて、この集積回路に配されるフリップフロップとし
ては、第１のモードにおいて入力が供給される第１のデ
ータ入力端子と、□第２のモードにおいて入力が供給さ
れる第２のデータ入力端子と、第１のデータ入力端子に
一端が接続され、上記第１のモードにおいて得られるク
ロック信号によって制御される第１のゲート回路と、第
２のデータ入力端子に一端が接続され、第２のモードに
おいて得られるクロック信号によって制御される第２の
ゲート回路と、第１及び第２のゲート回路の他端に接続
された第１のインバータ回路と、このインバータ回路に
接続され、夫々第１及び第２のモードにおいて得られる
クロック信号によって制御される第３及び第４のゲート
回路の並列回路と、第３のゲート回路に接続された第１
の出力端子と、第４のゲート回路に接続された第２のイ
ンバータ回路と、このインバータ回路に接続された第２
の出力端子を有し、第１の出力端子は他のフリップフロ
ップの第１のデータ入力端子に接続するようになされた
ものを用いることにより、チップ面積の縮小をはかるよ
うにしたものである。　　　”〔従来の技術〕ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。

ＬＳＩ（大規模集積回路）では、回路規模が非常に大き
くなると、同一チップ上に配置されるフリップフロップ
及び組合わせゲート回路の数が非常に多くなり、そのた
め、その良否を判定するための試験が難しくなる。

ＬＳＩの試験は、従来、試験パターンをＬＳＩに与え、
ＬＳＩの内部状態を設定し、ＬＳＩの出カバターンと期
待値と比較してその良否を判定するようになされている
。ＬＳＩの中で試験パターンが人力される入力端子と信
号的に近接する内部論理は、任意に状態を設定すること
は容易であるが、その結果を出力することが難しい。即
ち、コントロールアビリティ（制御容易性）は良好であ
るが、オブザーブアビリティ（観測容易性）が良くない
。一方、出力端子と信号的に近接する部分は、その出力
を観測することは容易であるが、内部論理を任意に設定
することが難しい。即ち、オブザーブアビリティは良好
であるが、コントロールアビリティが良くない。

そこで、ＬＳＩの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンバス試験法
では、ＬＳＩの動作モードとしてノーマルモードとは別
個にテストモードが設けられている。テストモードでは
、ＬＳＩの中のフリップフロップがシストレジスタとし
て機能される。

これにより、各フリップフロップにゲート回路をバスし
てシリアルにデータが転送され、各フリップフロップが
任意の状態に設定可能となる。また、各フリップフロッ
プの出力は、テストモードでゲート回路をバスして転送
され、出力端子から取り出せる。即ち、スキ中ソパス試
験法では、コントロールアビリティが向上されると共に
、オブザーブアビリティが向上される。

このスキャンバス試験法は、試験ステップが確立できる
ので、自動化が容易である。また、コントロールアビリ
ティとオブザーブアビリティが共に向上されるので、Ｌ
ＳＩの良否を判定するフォールトデイテクション検査の
みならず、ＬＳＩのどの部分に故障が生じているかを判
断するフォールトロケーションの検査も行える。

ＬＳＩの試験をスキャンバス試験法で行わせるためには
、ＬＳＩのフリップフロップを、ノーマルの場合とテス
トモードの場合とで独立して動作し、モードに応じて２
つの入力を受けいれることができる２ボートフリツプフ
ロツプの構成とする必要がある。

第５図は従来の２ボートフリツプフロツプの一例である
。この２ボートフリツプフロツプは、入力信号及びクロ
ックを設定モードに応じて選択するセレクタ１０１と、
Ｄフリップフロップ１０２とから構成されている。セレ
クタ１０１は、ＡＮＤゲート１０３〜１０６．ＯＲゲー
ト１０７，１０８により構成されている。

ＡＮＤゲート１０４及び１０６の一方の入力端子には、
モード設定信号入力端子１０９からモード設定信号が供
給され、ＡＮＤゲート１０３及び１０５の一方の入力端
子には、モード設定信号入力端子１０９からモード設定
信号が反転されて供給される。ＡＮＤゲート１０３の他
方の入力端子には、入力端子１１０からノーマルモード
でのデータＮＤが供給される。ＡＮＤゲート１０４の他
方の入力端子には、入力端子１１１からテストモードで
のデータＴＤが供給される。ＡＮＤゲート１０５の他方
の入力端子には、クロック入力端子１１２からノーマル
モードでのクロックＮＣＫが供給される。ＡＮＤゲート
１０６の他方の入力端子には、クロック入力端子１１３
からテストモードでのクロックＴＣＫが供給される。

ＡＮＤゲート１０３及び１０４の出力がＯＲゲート１０
７に供給される。ＡＮＤゲート１０５及び１０６の出力
がＯＲゲート１０８に供給される。

ＯＲゲート１０７の出力がＤフリップフロップ１０２の
データ入力端子に供給される。ＯＲゲート１０８の出力
がＤフリップフロップ１０２のクロック入力端子に供給
される。Ｄフリップフロップ１０２の出力が出力端子１
１４から出力される。

モード設定信号入力端子１０９には、ノーマルモードで
はローレベルが供給される。モード設定信号入力端子１
０９にローレベルが供給されると、入力端子１１０から
のデータＮＤがＡＮＤゲート１０３、ＯＲゲート１０．
７を介してＤフリップフロップ１０２に供給されると共
に、クロック入力端子１１２からのクロックＮＣＫがＡ
ＮＤゲート１０５、ＯＲゲート１０８を介してＤフリッ
プフロップ１０２に供給される。

テストモードでは、モード設定信号入力端子１０９にハ
イレベルが供給される。モード設定信号入力端子１０９
にハイレベルが供給されると、入力端子１１１からのテ
スト用のデータＴＤがＡＮＤゲート１０４．ＯＲゲート
１０７を介してＤフリップフロップ１０２に供給される
と共に、クロツタ入力端子１１３からのテスト用のクロ
ックＴＣＫがＡＮＤゲート１０６．ＯＲゲート１０８を
介してＤフリップフロップ１０２に供給される。

このように、従来の２ボートフリツプフロツプは、Ｄフ
リップフロップ１０２の他にＡＮＤゲート１０３〜１０
６．ＯＲゲート１０７，１０８からなるセレクタ１０１
が必要である。このため、ＬＳＩの試験をスキャンパス
試験法で行えるようにするために、この２ポートフリツ
プフロツプを用いて集積回路を構成すると、チップ面積
が増大してしまうという問題がある。

そこで、第６図及び第７図に示す２ポートフリツプフロ
ツプが提案されている（特願昭６１−５８９３１号）。

この２ボートフリツプフロツプは、入力データ及び入力
クロックを選択するセレクタを用いる必要がなく、回路
規模の縮小をはかることかできる。

第６図はスタティク形の２ボートフリツプフロツプの例
である。ノーマルモードで組合わせゲート回路に対する
フリップフロップとして動作させる際、データを比較的
長く保持する必要が生じる場合には、このスタティク形
の２ポートフリツプフロツプが用いられる。第７図は、
ダイナミック形の２ポートフリツプフロツプの例である
。ノーマルモードで組合わせゲート回路に対するフリッ
プフロップとして動作させる際、データを長時間保持す
る必要がない場合には、ダイナミック形の２ポートフリ
ツプフロツプを用いることができる。

ダイナミック形の２ボートフリツプフロツプは、スタテ
ィク形の２ボートフリツプフロツプに比べて構成が簡単
である。

第６図はスタティク形の例である。第６図において１２
１は、ノーマルモードでのデータＮＤが供給される入力
端子、１２２はテストモードでのテスト用データＴＤが
供給される入力端子である。

入力端子１２１とインバータ１２７０入力端子との間に
、ＭＯ３Ｉ−ランジスタ１２３が接続され、　　　　　
・入力端子１２２とインバータ１２７の入力端子との間
に、ＭＯＳトランジスタ１２４が接続される。

ＭＯＳ）ランジスタ１２３のゲートがノーマルモードで
の反転クロックＸてての入力端子１２５に接続される。

ＭＯＳ）ランジスタ１２４のゲートがテストモードでの
反転クロックＴτにの入力端子１２６に接続される。

インバータ１２７の出力端子がインバータ１２８の入力
端子に接続される。インバータ１２８の出力端子がＭＯ
Ｓ）ランジスタ１２９及び１３０の直列接続を介してＭ
ＯＳ）ランジスタ１２３゜１２４の一端とインバータ１
２７の入力端子の接続点に接続される。ＭＯＳ）ランジ
スタ１２９のゲートがノーマルモードでのクロックＮＣ
Ｋの入力端子１３１に接続される。ＭＯＳ）ランジスタ
１３０のゲートがテストモードでのクロックＴＣＫの入
力端子１３２に接続される。

インバータ１２７の出力端子とインバータ１２８の入力
端子との接続点がＭＯＳ）ランジスタ１３３及び１３４
の直列接続を介してインバータ１３５の入力端子に接続
される。ＭＯＳ）ランジスタ１３３のゲートがテストモ
ードでのクロックＴＣＫの入力端子１３６に接続される
。ＭＯＳトランジスタ１３４のゲートがノーマルモード
でのクロックＮＣＫの入力端子１３７に接続される。

インバータ１３５の出力端子が出力端子１３９に接続さ
れると共に、インバータ１３８の入力端子に接続される
。インバータ１３日の出力端子とインバータ１３５の入
力端子との間に、ＭＯＳ）ランジスタ１４０及び１４１
が並列接続される。

ＭＯＳ）ランジスタ１４０のゲートがテストモードでの
反転クロックｍの入力端子１４２に接続される。ＭＯＳ
）ランジスタ１４１のゲートがノーマルモードでの反転
クロックＸτての入力端子１４３に接続される。

ノーマルモードでは、クロック入力端子１３２゜１３６
に供給されるテストモードでのクロックＴＣＫがハイレ
ベルで一定とされ、クロック入力端子１２６，１４２に
供給されるテストモードでの反転クロックｍがローレベ
ルで一定とされる。

このため、ＭＯＳ）ランジスタ１３０，１３３がオン状
態に維持され、ＭＯＳ）ランジスタ１２４゜１４０がオ
フ状態に維持される。

この状態で、ノーマルモードでのクロックＮＣＫ及びＸ
τＫがクロック入力端子１３１，１３７及び１２５，１
４３に供給される。ノーマルモードでの反転クロックＸ
τＫがハイレベルになると、ＭＯＳ）ランジスタ１２３
がオンし、入力端子１２１からのデータＮＤがＭＯ３Ｉ
−ランジスタ１２３を介してインバータ１２７に供給さ
れる。そして、ノーマルモードでの反転クロックＸτＸ
がローレベルになり、クロックＮＣＫがハイレベルにな
ると、ＭＯＳトランジスタ１２９がオンする。

ノーマルモードでは、ＭＯＳ）ランジスタ１３０はオン
状態に維持されているので、ＭＯ３Ｉ−ランジスタ１２
９がオンすると、インバータ１２７の出力がインバータ
１２Ｂ、ＭＯＳ）ランジスタ１２９．１３０を介してイ
ンバータ１２７の入力端子に帰還される。したがって、
ノーマルモードでのクロックＮＣＫがハイレベルの間、
インバータ１２７の出力端子とインバータ１２８の入力
端子との接続点にデータが保持される。

また、ノーマルモードでのクロックＮＣＫがハイレベル
になると、ＭＯＳ）ランジスタ１３４がオンする。ノー
マルモードではＭＯＳ）ランジスタ１３３がオン状態に
維持されているので、ＭＯＳトランジスタ１３４がオン
すると、インバータ１２７の出力端子とインバータ１２
８の入力端子との接続点のデータがＭＯＳ）ランジスタ
１３３゜１３４を介してインバータ１３５０入力端子に
供給される。

ノーマルモードでの反転クロックＸでてがハイレベルに
なると、ＭＯＳ）ランジスタ１４１がオンする。このた
め、インバータ１３５の出力がインバータ１３Ｂ、ＭＯ
Ｓ）ランジスタ１４１を介してインバータ１３５の入力
端子に帰還される。

したがって、ノーマルモードでの反転クロックＸτｘが
ハイレベルの間、インバータ１３５の出力端子とインバ
ータ１３日の入力端子との接続点にデータが保持される
。インバータ１３５の出力が出力端子１３９から取り出
される。

テストモードでは、クロック入力端子１３１及び１３７
に供給されるノーマルモードでのクロックＮＣＫがハイ
レベルで一定とされ、クロック入力端子１２５及び１４
３に供給されるノーマルモードでの反転クロックＸτＸ
がローレベルで一定とされる。このため、ＭＯＳ）ラン
ジスタ１２９゜１３４がオン状態に維持され、ＭＯＳ）
ランジスタ１２３．１４１がオフ状態に維持される。

この状態で、テストモードでのクロックＴＣＫ及び［が
クロック入力端子１３２，１３６及び１２６．１４２に
供給される。テストモードでの反転クロックｍがハイレ
ベルレベルになると、ＭＯＳ）ランジスタ１２４がオン
し、入力端子１２２からのデータＴＤがＭＯＳ）ランジ
スタ１２４を介してインバータ１２７に供給される。

そして、ノーマルモードでの反転クロックｍがローレベ
ルになり、クロックＴＣＫがハイレベルになると、ＭＯ
Ｓ）ランジスタ１３０がオンする。テストモードでは、
ＭＯＳ）ランジスタ１２９がオン状態に維持されている
ので、ＭＯＳトランジスタ１３０がオンすると、インバ
ータ１２７の出力がインバータ１２Ｂ、ＭＯＳ）ランジ
スタ１２９．１３０を介してインバータ１２７の入力端
子に帰還される。したがって、テストモードでツクロッ
クＴＣＫがハイレベルの間、インバータ１２７の出力端
子とインバータ１２８の入力端子との接続点にデータが
保持される。

また、テストモードでのクロックＴＣＫがハイレベルに
なると、ＭＯＳ）ランジスタ１３３がオンする。テスト
モードではＭＯＳ）ランジスタ１３４がオン状態に維持
されているので、ＭＯＳトランジスタ１３３がオンする
と、インバータ１２７の出力端子とインバータ１２８の
入力端子との接続点のデータがＭＯＳ）ランジスタ１３
３，１３４を介してインバータ１３５の入力端子に供給
される。

テストモードでの反転クロックＴτＸがハイレベルにな
ると、ＭＯＳ）ランジスタ１４０がオンする。このため
、インバータ１３５の出力がインバータ１３Ｂ、ＭＯＳ
）ランジスタ１４０を介してインバータ１３５の入力端
子に帰還される。したがって、テストモードでの反転ク
ロックｍがハイレベルの間、インバータ１３５０入力端
子とインバータ１３８の入力端子との接続点のデータが
保持される。インバータ１３５の出力が出力端子１３９
から取り出される。

したがって、このフリップフロップは、クロック入力端
子１３２，１３６に供給されるテストモードでのクロッ
クＴＣＫがハイレベルで一定とされ、クロック入力端子
１２６，１４２に供給されるテストモードでのクロック
Ｔでてがローレベルで一定とされた状態でもって、ノー
マルモードでのクロックＮＣＫ及びＸτＸがクロック入
力端子１３１．１３７及び１２５，１４３に供給される
とノーマルモードに設定される。ノーマルモードでは、
ノーマルモードでのクロックＮＣＫにより、入力端子１
２１からのデータＮＤが１クロツク遅延されて出力端子
１３９から取り出される。

クロック入力端子１３１，１３７に供給されるノーマル
モードでのクロックＮＣＫがハイレベルで一定とされ、
クロック入力端子１２５．１４３に供給されるノーマル
モードでのクロックｍがローレベルで一定とされた状態
でもって、テストモードでのクロックＴＣＫ及びＴτＸ
がクロック入力端子１３２，１３６及び１２６，１４２
に供給されるとテストモードに設定される。テストモー
ドでは、テストモードでのクロックＴＣＫにより、入力
端子１２２からのテストデータＴＤが１クロツク遅延さ
れて出力端子１３９から取り出される。

第７図はダイナミック形の例である。第７図において、
１５１はノーマルモードでのデータＮＤが供給される入
力端子、１５２はテストモードでのテスト用データＴＤ
が供給される入力端子である。入力端子１５１とインバ
ータ１５７０入力端子との間にＭＯＳ）ランジスタ１５
３が接続される。入力端子１５２とインバータ１５７の
入力端子との間にＭＯＳ）ランジスタ１５４が接続され
る。ＭＯＳ）ランジスタ１５３のゲートがノーマルモー
ドでの反転クロックＸτにの入力端子１５５に接続され
る。ＭＯＳ）ランジスタ１５４のゲ−トがテストモード
での反転クロックｍ−の入力端子１５６に接続される。

インバータ１５７の出力端子とインバータ１６２の入力
端子との間に、ＭＯＳ）ランジスタ１５８及びＭＯＳト
ランジスタ１５９の、直列接続が接続される。ＭＯ３Ｉ
−ランジスタ１５８のゲートがノーマルモードでのクロ
ックＮＣＫの入力端子１６０に接続される。ＭＯＳトラ
ンジスタ１５９のゲートがテストモードでのクロックＴ
ＣＫの入力端子１６１に接続される。インバータ１６２
の出力端子が出力端子１６３に接続される。

ノーマルモードでは、テストモードでのクロックＴＣＫ
がハイレベルで一定とされ、その反転クロックｍがロー
レベルで一定とされる。このため、ノーマルモードでは
、クロック入力端子１５６にローレベルが供給され、ク
ロック入力端子１６１にハイレベルが供給され、ＭＯＳ
）ランジスタ１５４がオフ状態に維持され、ＭＯＳトラ
ンジスタ１５９がオン状態に維持される。

この状態で、クロック入力端子１６０にノー７ルモード
でのクロックＮＣＫが供給され、クロック入力端子１５
５にその反転クロックＸてＸが供給される。ノーマルモ
ードでの反転クロックｍＸがハイレベルになると、ＭＯ
Ｓ）ランジスタ１５３がオンし、入力端子１５１からの
データＮＤがＭＯＳ）ランジスタ１５３を介してインバ
ータ１５７に供給され、インバータ１５７の出力がＭＯ
Ｓ）ランジスタ１５８に供給される。ノーマルモードで
のクロックＮＣＫがハイレベルになると、ＭＯＳ）ラン
ジスタ１５８がオンする。ノーマルモードでは、ＭＯＳ
）ランジスタ１５９はオン状態に維持されているので、
ノーマルモードでのクロックＮＣＫの立上がりでＭＯＳ
）ランジスタ１５８を介された出力がＭＯＳ）ランジス
タ１５９を介してインバー夛１６２に供給される。イン
バータ１６２の出力が出力端子１６３から取り出される
。ノーマルモードでのクロックＮＣＫがローレベルにな
り、ＭＯＳトランジスタ１５８がオフの間、このデータ
はＭＯＳ）ランジスタ１５８の容量に保持される。

テストモードでは、ノーマルモードでのクロックＮＣＫ
がハイレベルで一定とされ、その反転クロックｒがロー
レベルで一定とされる。このため、テストモードでは、
クロック入力端子１５５にローレベルが供給され、クロ
ック入力端子１６０にハイレベルが供給され、ＭＯＳ）
ランジスタ１５３がオフ状態に維持され、ＭＯＳトラン
ジスタ１５８がオン状態に維持される。

この状態で、クロック入力端子１６１にテストモードで
のクロックＴＣＫが供給され、クロック入力端子１５６
にその反転クロック７丁Ｋが供給される。ノーマルモー
ドでの反転クロックｍがハイレベルになると、ＭＯＳ）
ランジスタ１５４がオンし、入力端子１５２からのテス
ト用のデータＴＤがＭＯＳ）ランジスタ１５４を介して
インバータ１５７に供給される。テストモードでは、Ｍ
ＯＳ）ランラスタ１５日がオン状態に維持されているの
で、インバータ１５７の出力がＭＯＳトランジスタ１５
８を介してＭＯＳ）ランジスタ１５９に供給される。テ
ストモードでのクロックＴｊＣＫがハイレベルになると、ＭＯＳ）ランジスタ１５９
がオンし、ＭＯＳ）ランジスタ１５９を介された出力が
インバータ１６２を介して出力端子１６３から取り出さ
れる。テストモードでのクロックＴＣＫがローレベルに
なり、ＭＯＳ）ランジスタ１５９がオフの間、このデー
タがＭＯＳ）ランジスタ１５９の容量に保持される。

したがって、このフリップフロップは、クロック入力端
子１６１に供給されるテストモードでのクロックＴＣＫ
がハイレベルで一定とされ、クロック入力端子１５６に
供給されるテストモードでのクロックＴτＸがローレベ
ルで一定とされた状態でもって、ノーマルモードでのク
ロックＮＣＫ及びＸτＸがクロック入力端子１６０及び
１５５に供給されるとノーマルモードに設定される。ノ
ーマルモードでは、ノーマルモードのクロックＮ　　′
ＣＫにより、入力端子１５１からのデータＮＤが１クロ
ツク遅延されて出力端子１６３から取り出される。

クロック入力端子１６０に供給されるノーマルモードで
のクロックＮＣＫがハイレベルで一定とされ、クロック
入力端子１５５に供給されるノーマルモードでのクロッ
クｍがローレベルで一定とされた状態でもって、テスト
モードでのクロックＴＣＫ及びｍがクロック入力端子１
６１及び１５６に供給される七テストモードに設定され
る。テストモードでは、入力端子１５２からのテストデ
ータＴＤが１クロツク遅延されて出力端子１６３から取
り出される。

〔発明が解決しようとする問題点〕

このように、集積回路はフリップフロップと組合わせゲ
ート回路とにより構成され、ノーマルモードとテストモ
ードが設定できる２ポートフリツプフロツプを用いるこ
とにより、スキャンパス試験法により動作試験を行うこ
とができる。この２ポートフリツプフロツプとしては、
第６図及び第７図に示す構成ものが提案されている。

ところで、第７図に示す従来のスタティク形のフリップ
フロップは、ノーマルモードで動作させるときばかりで
なく、テストモードで動作させるときにもスタティク形
のフリップフロップとして動作する。スタティク形のフ
リップフロップは、ノーマルモードで使用するときには
、データを長時間保持しなければならない場合に必要で
ある。

これに対して、テストモードで使用するときには、所定
のクロックでデータを転送できれば良いので、ダイナミ
ック形のもので十分である。テストモードで動作させる
ときには、簡単な構成のダイナミック形のフリップフロ
ップとして動作させるようにすれば、その分回路構成を
簡単化できる。

したがってこの発明の目的は、２ポートフリツプフロツ
プの構成がより簡単化され、チップ面積が縮小できる集
積回路を提供することにある。

また、上述の第６図及び第７図に示す従来の２ポートフ
リツプフロツプは、ノーマルモードのときの出力とテス
トモードのときの出力とを同様の出力端子から取り出す
構成とされている。スキャンパス用の配線は、通常動作
時の配線とは独立した配線となるので、ノーマルモード
のときの出力とテストモードのときの出力とを夫々別々
の出力端子から取り出すようにした方が配線が容易とな
る。

したがって、この発明の他の目的は、スキャンパス用の
配線接続が容易となる集積回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、フリップフロップとゲートを有する集積回
路で、第１のモードにおいては入力されたテストデータ
が第１の共通のクロック信号によってゲートを介するこ
となくフリップフロップを相互転送するようになされ、
第２のモードにおいてはゲート回路が動作し通常動作す
るようになされた集積回路において、フリップフロップは、第１のモードにおいて入力が供給
される第１のデータ入力端子と、第２のモードにおいて
入力が供給される第２のデータ入力端子と、第１のデー
タ入力端子に一端が接続され、第１のモードにおいて得
られるクロック信号によって制御される第１のゲート回
路と、第２のデータ入力端子に一端が接続され、第２の
モードにおいて得られるクロック信号によって制御され
る第２のゲート回路と、第１及び第２のゲート回路の他
端に接続された第１のインバータ回路と、インバータ回
路に接続され、夫々第１及び第２のモードにおいて得ら
れるクロック信号によって制御される第３及び第４のゲ
ート回路の並列回路と、第３のゲート回路に接続された
第１の出力端子と、第４のゲート回路に接続された第２
のインバータ回路と、インバータ＠路に接続された第２
の出力端子を有し、第１の出力端子は他のフリップフロ
ップの第１のデータ入力端子に接続するようになされた
集積回路である。

〔作用〕

この集積回路には、２ポートフリツプフロツプが配され
る。２ポートフリツプフロツプは、ノーマルモードとテ
ストモードが設定できる。この発明が適用された集積回
路における２ボートフリップフロップには、ノーマルモ
ードでのデータＮＤが入力される入力端子と、テストモ
ードでのデータＴＤが入力される入力端子とがある。ま
た、ノーマルモードでのデータＮＤが出力される出力端
子とテストモードでのデータＴＤが出力される出力端子
とがある。

ノーマルモードでは、テストモードでのクロックＴＣＫ
がハイレベル、その反転クロックＴ■Ｘがローレベルと
される。そして、ノーマルモードでのクロックＮＣＫ及
びその反転クロックＸｒＫが供給される。これにより、
クロックＮＣＫにより駆動されるフリップフロップとし
て動作される。

テストモードでは、ノーマルモードでのクロックＮＣＫ
がハイレベル、その反転クロック［がローレベルとされ
る。そして、テストモードでのクロックＴＣＫ及びその
反転クロックｍが供給される。これにより、クロックＴ
ＣＫにより駆動されるフリップフロップとして動作され
る。

テストモードで動作するときには、２ボートフリツプフ
ロツプの少なくともスレーブ側のラッチがダイナミック
形の構成となる。これにより、チップ面積の縮小がばか
られる。

〔実施例〕

この発明の実施例について以下の順序に従って説明する
。

ａ、２ボートフリツプフロツプの一例す、２ポートフリツプフロツプの他の例Ｃ，テスト機能
を有する集積回路ａ、２ボートフリツプフロツプの一例第１図はこの発明の一実施例における２ポートフリツプ
フロツプの一例である。

この２ポートフリツプフロツプは、通常動作時には、ス
タティク形の構成となるものである。第１図において１
は、ノーマルモードでのデータＮＤが供給される入力端
子、２はテストモードでのテスト用データＴＤが供給さ
れる入力端子である。

入力端子１とインバータ７の入力端子との間に、ＭＯＳ
）ランジスタ３が接続され、入力端子２と２フインバータフの入力端子との間に、ＭＯＳトランジスタ
４が接続される。ＭＯＳ）ランジスタ３のゲートがノー
マルモードでの反転クロックｍの入力端子５に接続され
る。ＭＯ３Ｉ−ランジスタ４のゲートがテストモードで
の反転クロックＴｒＴの入力端子６に接続される。

インバータ７の出力端子がインバータ８の入力端子に接
続される。インバータ８の出力端子がＭＯＳ）ランジス
タ９及び１０の直列接続を介してＭＯＳトランジスタ３
．４の一端とインバータ７の入力端子の接続点に接続さ
れる。ＭＯＳ）ランジスタ９のゲートがノーマルモード
でのクロックＮＣＫの入力端子１１に接続される。ＭＯ
Ｓ）ランジスタ１０のゲートがテストモードでのクロッ
クＴＣＫの入力端子１２に接続される。

インバータ７の出力端子とインバータ８の入力端子との
接続点がＭＯ３Ｉ−ランジスタ１３の一端に接続される
と共に、ＭＯＳ）ランジスタ１４の一端に接続される。

Ｍ、Ｏ３）ランジスタ１３のゲートがノーマルモードで
のクロックＮＣＫの入力端子１５に接続される。ＭＯＳ
トランジスタ１４のゲートがテストモードでのクロック
ＴＣＫの入力端子１６に接続される。

ＭＯＳ）ランジスタ１３の他端がインバータ１７の入力
端子に接続される。インバータＩ７の出力端子がインバ
ータ１９の入力端子に接続されると共に、インバータ１
７の出力端子から出力端子１８が導出される。インバー
タ１９の出力端子がＭＯＳ）ランジスタ２０を介してＭ
ＯＳトランジスタ１３とインバータ１７の出力端子との
接続点に接続される。ＭＯＳ）ランジスタ２ｏのゲート
がノーマルモードでのクロックＸτにの入力端子２１に
接続される。また、ＭＯＳ）ランジスタ１４の他端が出
力端子２２に接続される。

ノーマルモードでは、クロック入力端子１２゜１６に供
給されるテストモードでのクロックＴＣＫがハイレベル
で一定とされ、クロック入力端子６に供給されるテスト
モードでの反転クロックＴτＫがローレベルで一定とさ
れる。このため、ＭＯＳ）ランジスタ１０，１４がオン
状態に維持され、ＭＯ３Ｉ−ランジスタ４がオフ状態に
維持される。

この状態で、ノーマルモードでのクロックＮＣＫ及びＸ
でｘがクロック入力端子１１．１５及び５．２１に供給
される。ノーマルモードでの反転クロック−Ｘで下−が
ハイレベルになると、ＭＯＳ）ランジスタ３がオンし、
入力端子１からのデータＮＤがＭＯＳ）ランジスタ３を
介してインバータ７に供給される。そして、ノーマルモ
ードでの反転クロック■τてかローレベルになり、クロ
ックＮＣＫがハイレベルになると、ＭＯ３Ｉ−ランジス
タ９がオンする。ノーマルモードでは、ＭＯＳ）ランジ
スタ１０はオン状態に維持されているので、ＭＯ３Ｉ−
ランジスタ９がオンすると、インバータ７の出力がイン
バータ８．ＭＯＳ）ランジスタ９゜１０を介してインバ
ータ７の入力端子に帰還される。したがって、ノーマル
モードでのクロックＮＣＫがハイレベルの間、インバー
タ７の出力端子とインバータ８の入力端子との接続点に
データが保持される。

また、ノーマルモードでのクロックＮＣＫがハイレベル
になると、ＭＯＳ）ランジスタ１３がオンする。ＭＯＳ
）ランジスタ１３がオンすると、インバータ７の出力端
子とインバータ８の入力端子との接続点のデータがＭＯ
Ｓ）ランジスタ１３を介してインバータ１７の入力端子
に供給される。

ノーマルモードでの反転クロック■■Ｘがハイレベルに
なると、ＭＯＳ）ランジスタ２０がオンする。このため
、インバータ１７の出力がインバータ１９．ＭＯＳ）ラ
ンジスタ２０を介してインバータ１７の入力端子に帰還
される。したがって、ノーマルモードでの反転クロック
ＸでＸがハイレベルの間、イ７ンバータ１７の出力端子
とインバータ１９０入力端子との接続点にデータが保持
される。インバータ１７の出力が出力端子１８から取り
出される。

テストモードでは、クロック入力端子１１及び１５に供
給されるノーマルモードでのクロックＮＣＫがハイレベ
ルで一定とされ、クロック入力端子５及び２１に供給さ
れるノーマルモードでの反転クロックＮＣＫがローレベ
ルで一定とされる。

このため、ＭＯＳ）ランジスタ９，１３がオン状態に維
持され、ＭＯＳ）ランジスタ３，２０がオフ状態に維持
される。

この状態で、テストモードでのクロックＴＣＫ及びｍが
クロック入力端子１２．１６及び６に供給される。テス
トモードでの反転クロックＴτＫがハイレベルになると
、ＭＯＳ）ランジスタ４がオンし、入力端子２からのデ
ータＴＤがＭＯＳトランジスタ４を介してインバータ７
に供給される。そして、テストモードでの反転クロック
ＴでＸがローレベルになり、クロックＴＣＫがハイレベ
ルになると、ＭＯＳ）ランジスタ１０がオンする。テス
トモードでは、ＭＯＳ）ランジスタ９がオン状態に維持
されているので、ＭＯＳ）ランジスタ１０がオンすると
、インバータ７の出力がインバータ８．ＭＯＳ）ランジ
スタ９，１０を介してインバータ７の入力端子に帰還さ
れる。したがって、テストモードでのクロックＴＣＫが
ハイレベルの間、インバータ７の出力端子とインバーり
８の入力端子との接続点にデータが保持される。

また、インバータ７の出力端子とインバータ８０入力端
子との接続点の出力がＭＯＳ）ランジスタ１４に供給さ
れる。テストモードでのクロックＴＣＫがハイレベルに
なると、ＭＯＳトランジスタ１４がオンし、インバータ
７の出力端子とインバータ８の入力端子との接続点のデ
ータが出力端子２２から取り出される。テストモードで
のクロックＴＣＫがローレベル間では、ＭＯＳ）ランジ
スタ１４がオフし、ＭＯＳ）ランジスタ１４の容量にデ
ータが保持される。

第２図において、Ｔ、で示す期間では、第２図Ｆ及び第
２図Ｇに夫々示すように、クロック入力端子１２．１６
に供給されるテストモードでのクロックＴＣＫがハイレ
ベルで一定とされ、クロック入力端子４に供給されるテ
ストモードでの反転クロックＴτＸがローレベルで一定
とされている。

そして、第２図Ａ及び第２図Ｂに夫々示すように、ノー
マルモードでのクロックＮＣＫ及びその反転クロックπ
τＩがクロック入力端子１１，１５及びクロツタ入力端
子５，１５に供給されている。

この状態では、ＭＯ３Ｉ−ランジスタ４がオフしている
ので、入力端子２からのデータＴＤ（第２図Ｈ）は入力
されない。第２図Ｃに示すように、入力端子１にデータ
ＮＤ、（ＮＤ、、ＮＤ、、ＮＤ２゜・・・・）が供給さ
れると、ノーマルモードでの反転クロックπτＸがハイ
レベルの間、このデータがインバータ７に供給される。

ノーマルモードでのクロックＮＣＫがハイレベルになり
、その反転クロックＸτＸがローレベルになると、ＭＯ
Ｓ）ランジスタ９がオンする。このため、クロックＮＣ
Ｋがハイレベルで、ＭＯＳトランジスタ９がオンしてい
る間、インバータ７の出力がインバータ８．ＭＯＳ）ラ
ンジスタ９゜１０を介して帰還され、第２図りに示すよ
うに、インバータ７の出力端子とインバータ８の入力端
子との接続点のデータが保持される。また、クロックＮ
ＣＫがハイレベルの間、ＭＯ３Ｉ−ランジスタ１３がオ
ンするので、インバータ７の出力端子とインバータ８の
入力端子との接続点の出力がＭＯＳ）ランジスタ１３を
介してインバータ１７に供給される。

ノーマルモードでのクロックＮＣＫがローレベルになり
、その反転クロックＸτＴがハイレベルになると、ＭＯ
Ｓトランジスタ２０がオンする。

このため、インバータ１７の出力がインバータ１９、Ｍ
ＯＳ）ランジスタ２０を介してインバータ１７に帰還さ
れ、反転クロックＸてＸがハイレベルの間、インバータ
１７の出力端子とインバータ１９の入力端子との接続点
のデータが保持される。

したがって、出力端子１８からは、第２図Ｅに示すよう
に、入力データＮＤ、（ＮＤＯ，ＮＤ、、ＮＤ２、・・
・）が１クロツク遅延されたデータが出力される。

第２図において、Ｔ２で示す期間では、第２図Ａ及び第
２図Ｂに夫々示すように、クロック入力端子１１．１５
に供給されるノーマルモードでのクロックＮＣＫがハイ
レベルで一定とされ、クロック入力端子５．２１に供給
されるノーマルモードでの反転クロック■丁Ｋがローレ
ベルで一定とされている。そして、第２図Ｆ及び第２図
Ｇに夫々示すように、テストモードでのクロックＴＣＫ
及びその反転クロックｍがクロック入力端子１２．１６
及びクロック入力端子６に供給されている。

この状態では、ＭＯＳ）ランジスタ３がオフしているの
で、入力端子１からのデータＮＤ（第２図Ｃ）は入力さ
れない。第２図Ｈに示すように入力端子２にデータＴＤ
ｌ、（ＴＤ、、ＴＤ、、ＴＤ２．、。

・）が供給されると、テストモードでの反転クロックＴ
τＸがハイレベルの間、このデータがインバータ７に供
給される。

テストモードでのクロックＴＣＫがハイレベルになり、
その反転クロックｍがローレベルになると、ＭＯＳ）ラ
ンジスタｌＯがオンする。このため、クロックＴＣＫが
ハイレベルで、ＭＯＳトランジスタ１０がオンしている
間、インバータ７の出力がインバータ８．ＭＯＳ）ラン
ジスタ９゜１０を介して帰還され、第２図りに示すよう
に、インバータ７の出力端子とインバータ８の入力端子
との接続点のデータが保持される。インバータ７の出力
端子とインバータ８の入力端子との接続点の出力がＭＯ
Ｓ）ランジスタ１４に供給される。

クロックＴＣＫがハイレベルの間、ＭＯＳトランジスタ
１４がオンし、ＭＯ３Ｉ−ランジスタ１４の出力が出力
端子２２から取り出される。

テストモードでのクロックＴＣＫがローレベルになり、
その反転クロックＴてＸがハイレベルになると、ＭＯＳ
）ランジスタ１４がオフする。ＭＯＳ）ランジスタ１４
がオフしている間、ＭＯＳトランジスタ１４の容量にデ
ータが保持される。

従って、出力端子２２からは、第２図■に示すように、
入力データＴ　Ｄ、ｌ（Ｔ　Ｄｏ、　Ｔ　Ｄ　＝、　Ｔ
　Ｄｚ、・・・）カ反転すレタテータ（″ｆｆ、、Ｔ丁
、、’ｒ’ｎ２．　、、、）が１クロツク遅延されて出
力される。

この２ボートフリツプフロツプは、ノーマルモードで用
いるときには、マスター側のラッチ、スレーブ側のラッ
チが共にスタティク形となる。すなわち、マスター側の
ラッチがインバータ７、インバータ８．ＭＯＳトランジ
スタ９とで構成され、スレーブ側のラッチがインバータ
１７．インバータ１９．ＭＯＳ）ランジスタ２０とで構
成される。

これに対して、テストモードで用いるときには、マスタ
ー側のラッチは、インバータ７、インバータ８．ＭＯ３
Ｉ−ランジスタ１０とで構成されるスタティク形のもの
となるが、スレーブ側のラッチがＭＯＳ）ランジスタ１
４からなるダイナミック形のものとなる。テストモード
では、データを転送できれば良いので、このようにスレ
ーブ側のラッチをダイナミック形にできる。このように
スレーブ側のラッチをダイナミック形にすると、従来の
スタティク形の２ポートフリツプフロツプ（第６図）に
比べてＭＯＳ）ランラスタ１個分回路規模を縮小できる
。

ｂ、２ポートフリツプフロツプの他の側梁３図はこの発
明の一実施例における２ポートフリツプフロツプの他の
例である。この２ポートフリツプフロツプは、ダイナミ
ック形の構成とされている。

第３図において、３１はノーマルモードでのデータＮＤ
が供給される入力端子、３２はテストモードでのテスト
用データＴＤが供給される入力端子である。入力端子３
１とインバータ３７の入力端子との間にＭＯＳ）ランジ
スタ３３が接続される。入力端子３２とインバータ３７
の入力端子との間にＭＯ３Ｉ−ランジスタ３４が接続さ
れる。ＭＯＳ）ランジスタ３３のゲートがノーマルモー
ドでの反転クロックＸてＸの入力端子３５に接続される
。ＭＯＳ）ランジスタ３４のゲートがテストモードでの
反転クロックＴτにの入力端子３６に接続される。

インバータ３７の出力端子がＭＯＳ）ランジスタ３８の
一端に接続されると共に、ＭＯＳ）ランジスタ３９の一
端に接続される。ＭＯＳトランジスタ３８のゲートがノ
ーマルモードでのクロックＮＣＫの入力端子４０に接続
される。ＭＯＳトランジスタ３９のゲートがテストモー
ドでのクロックＴＣＫの入力端子４１に接続される。Ｍ
ＯＳトランジスタ３８の他端がインバータ４２を介して
出力端子４３に接続される。ＭＯＳ）ランジスタ３９の
他端が出力端子４４に接続される。

ノーマルモードでは、テストモードでのクロックＴτＫ
がハイレベルで一定とされ、その反転クロックＴＣＫが
ローレベルで一定とされる。このため、ノーマルモード
では、クロック入力端子３６にローレベルが供給され、
クロック入力端子４１にハイレベルが供給され、ＭＯＳ
）ランジスタ３４がオフ状態に維持される。

この状態で、クロック入力端子４０にノーマルモードで
のクロックＮＣＫが供給され、クロック入力端子３５に
その反転クロックＸ８丁が供給される。ノーマルモード
での反転クロック−にで下−がハイレベルになると、Ｍ
Ｏ３Ｉ−’ランラスタ３３がオンし、入力端子３１から
のデータＮＤがＭＯＳトランジスタ３３を介してインバ
ータ３７に供給され、インバータ３７の出力がＭＯＳ）
ランジスタ３８に供給される。ノーマルモードでのクロ
ックＮＣＫがハイレベルになると、ＭＯＳ）ランジスタ
３３がオフし、ＭＯＳ）ランジスタ３８がオンする。Ｍ
ＯＳ）ランジスタ３３がオフの間、ＭＯ３）ランジスタ
３３の容量にデータが保持される。ＭＯＳ）ランジスタ
３８がオンすると、インバータ３７の出力がＭＯ３Ｉ−
ランジスタ３８を介してインバータ４２に供給される。

インバータ４２の出力が出力端子４３から取り出される
。ノーマルモードでのクロックＮＣＫがローレベルにな
り、ＭＯＳ）ランジスタ３８がオフの間、このデータが
ＭＯＳ）ランジスタ３８の容量に保持される。

テストモードでは、ノーマルモードでのクロックＮＣＫ
がハイレベルで一定とされ、その反転クロックｍがロー
レベルで一定とされる。このため、テストモードでは、
クロック入力端子３５にローレベルが供給され、クロッ
ク入力端子４０にハイレベルが供給され、ＭＯＳ）ラン
ジスタ３３がオフ状態に維持され、ＭＯＳ）ランジスタ
３８がオン状態に維持される。

この状態で、クロック入力端子４１にテストモードでの
クロックＴＣＫが供給され、クロック入力端子３６にそ
の反転クロックＴτＸが供給される。ノーマルモードで
の反転クロックｍがハイレベルになると、ＭＯＳ）ラン
ジスタ３４がオンし、入力端子３２からのテスト用のデ
ータＴＤがＭＯＳ）ランジスタ３４を介してインバータ
３７に供給される。テストモードでのクロックＴＣＫが
ハイレベルになると、ＭＯＳ）ランジスタ３４がオフし
、ＭＯＳ）ランジスタ３９がオンする。

ＭＯＳ）ランジスタ３４がオフの間、ＭＯＳ）ランジス
タ３４の容量にデータが保持される。ＭＯＳトランジス
タ３９がオンすると、インバータ３７の出力がＭＯＳ）
ランジスタ３９を介して出力端子４４から取り出される
。テストモードでのクロックＴＣＫがローレベルになり
、ＭＯＳトランジスタ３９がオフの間、このデータがＭ
ＯＳ）ランジスタ３９の容量に保持される。

したがって、テストモードでのクロックＴＣＫ及びその
反転クロックＴｒＫをハイレベル及びローレベルに一定
にしておき、ノーマルモードでのクロックＮＣＫ及びそ
の反転クロック［を供給すると、出力端子４３からは入
力データＮＤが１クロツク遅延されて出力される。ノー
マルモードでのクロックＮＣＫ及びその反転クロックＷ
Ｘをハイレベル及びローレベルで一定にしておき、テス
トモードでのクロックＴＣＫ及びその反転クロックＴτ
Ｋを供給すると、出力端子４４からは入力データＴＤが
反転されたデータが１クロツク遅延されて出力される。

Ｃ，テスト機能を有する集積回路以上のように構成された２ボートフリツプフロツプを用
いて第４図に示すようなテスト機能を有する集積回路を
実現できる。

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成される。第４図において、Ｆ
ｌ、Ｆ２．Ｆ３が夫々２ボートフリツプフロツプを示し
、Ｇｌ、Ｇ２．Ｇ３が夫々組合わせゲート回路を示すも
のである。２ポートフリツプフロツプとしては、前述の
第１図又は第３図に示す構成のものが用いられる。組合
わせゲート回路Ｇｌ、Ｇ２．Ｇ３には、他の論理ゲート
の出力が供給されている。

２ポートフリツプフロツプＦ１のデータ入力端子には、
組合わせゲート回路Ｇ１の出力が供給され、２ポートフ
リツプフロツプＦ２のデータ入力端子には、組合わせゲ
ート回路Ｇ２の出力が供給され、２ポートフリツプフロ
ツプＦ３の入力端子には、組合わせゲート回路Ｇ３の出
力が供給される。また、２ポートフリツプフロツプＦ１
のテスト用のデータ入力端子には、入力端子５１からテ
ストデータＴＤが供給され、２ポートフリツプフロツプ
Ｆ２のテスト用データ入力端子には、２ポートフリツプ
フロツプＦ１のテスト用の出力端子からの出力が供給さ
れ、２ポートフリツプフロツプＦ３のテスト用データ入
力端子には、２ポートフリツプフロツプＦ２のテスト用
の出力端子からの出力が供給される。２ポートフリツプ
フロツプＦｌ、Ｆ２．Ｆ３のクロック入力端子には、ク
ロック入力端子５２からクロックＮＣＫが供給される。

２ポートフリップフロップＦｌ、Ｆ２．Ｆ３のテスト用
のクロック入力端子には、テスト用のクロックＴＣＫが
供給される。

通常の使用状態では、クロック入力端子５３にハイレベ
ルが供給され、ノーマルモードに設定される。クロック
入力端子５２にクロックが供給されると、２ポートフリ
ップフロップＦｌ、Ｆ２゜Ｆ３が夫々組合わせゲート回
路（１，１，Ｇ２．　Ｇ３に対するＤフリップフロップ
として動作する。

動作試験を行う場合には、クロック入力端子５２にハイ
レベルが供給され、テストモードに設定される。クロッ
ク入力端子５３にテスト用のクロックＴＣＫが供給され
ると、２ポートフリツプフロツプＦ１の出力が組合わせ
ゲート回路を介さずに２ポートフリツプフロツプＦ２に
転送され、２ポートフリツプフロツプＦ２の出力が組合
わせゲート回路を介さずに２ポートフリツプフロツプＦ
３に転送され、２ポートフリツプフロツプＦ１〜Ｆ３が
シフトレジスタとして機能される。このように、２ポー
トフリツプフロツプＦ１〜Ｆ３がシフトレジスタとして
機能するので、入力端子５１からのテスト用のデータＴ
Ｄにより、２ポートフリツプフロツプＦ１〜Ｆ３を任意
の状態に設定できる。

このように、テストモードでは２ポートフリツプフロツ
プＦ１〜Ｆ３がシストレジスタとして機能されるので、
スキャンバス試験法を用いて集積回路の試験を行える。

スキャンバス試験法では、以下のステップが繰り返され
てＬＳＩの試験がなされる。

先ず、集積回路の動作モードがテストモードに設定され
、入力端子５１からデータが与えられる。

このデータが内部のフリップフロップＦ１〜Ｆ３に転送
され、各フリップフロップＦ１〜Ｆ３の状態が設定され
る。次に、集積回路の動作モードがノーマルモードに設
定され、内部のゲート回路０１〜Ｇ３の出力がフリップ
フロップＦ１〜Ｆ３に取り込まれる。そして、集積回路
の動作モードがテストモードに設定され、各フリップフ
ロップＦ１〜Ｆ３の出力が出力端子５４から取り出され
る。

出力端子５４から取り出される出力データと期待値とが
比較され、その良否が判定される。

〔発明の効果〕

この発明に依れば、テストモードで動作するときには、
少なくともスレーブ側のラッチがダイナミック形の構成
となる２ポートフリツプフロツプが用いられる。このた
め、集積回路に配される２ポートフリツプフロツプが簡
単化され、チップ面積の縮小がはかれる。

また、この発明に依れば、ノーマルモードで動作すると
きの出力端子と、テストモードで動作するときの出力端
子とが夫々独立している構成の２ポートフリツプフロツ
プが用いられる。このため、スキャンバス用の配線接続
が容易となる。

【図面の簡単な説明】

第１図はこの発明の一実施例における２ポートフリツプ
フロツプの一例の接続図、第２図はこの発明の一実施例
における２ポートフリツプフロツプの説明に用いるタイ
ミングチャート、第３図はこの発明の一実施例における
２ポートフリツプフロツプの他の例の接続図、第４図は
この発明の一実施例の説明に用いるブロック図、第５図
は従来の２ポートフリツプフロツプの一例のブロック図
、第６図は従来の２ポートフリツプフロツプの他の例の
接続図、第７図は従来の２ポートフリツプフロツプの更
に他の例の接続図である。図面における主要な符号の説明ｔ、ａｔ：ノーマルモードでのデータ入力端子、２．３
２：テストモードでのデータ入力端子、５．２１，３５
：ノーマルモードでの反転クロック入力端子、　６，３
６：テストモードでの反転クロック入力端子、　　１１
，１５，４０：ノーマルモードでのクロック入力端子、
　　１２，１６゜４１：テストモードでのクロック入力
端子、１Ｂ、４３：ノーマルモードでの出力端子、２２
．４４：テストモードでの出力端子。代理人　　　弁理士　杉　浦　正　知

Claims

【特許請求の範囲】フリップフロップとゲートを有する集積回路で、第１の
モードにおいては入力されたテストデータが第１の共通
のクロック信号によってゲートを介することなくフリッ
プフロップを相互転送するようになされ、第２のモード
においてはゲート回路が動作し通常動作するようになさ
れた集積回路において、上記フリップフロップは、上記第１のモードにおいて入
力が供給される第１のデータ入力端子と、上記第２のモ
ードにおいて入力が供給される第２のデータ入力端子と
、上記第１のデータ入力端子に一端が接続され、上記第
１のモードにおいて得られるクロック信号によって制御
される第１のゲート回路と、上記第２のデータ入力端子
に一端が接続され、上記第２のモードにおいて得られる
クロック信号によって制御される第２のゲート回路と、
上記第１及び第２のゲート回路の他端に接続された第１
のインバータ回路と、該インバータ回路に接続され、夫
々第１及び第２のモードにおいて得られるクロック信号
によって制御される第３及び第４のゲート回路の並列回
路と、第３のゲート回路に接続された第１の出力端子と
、上記第４のゲート回路に接続された第２のインバータ
回路と、該インバータ回路に接続された第２の出力端子
を有し、上記第１の出力端子は他のフリップフロップの
第１のデータ入力端子に接続するようになされた集積回
路。