JPH02311010A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH02311010A JPH02311010A JP1133012A JP13301289A JPH02311010A JP H02311010 A JPH02311010 A JP H02311010A JP 1133012 A JP1133012 A JP 1133012A JP 13301289 A JP13301289 A JP 13301289A JP H02311010 A JPH02311010 A JP H02311010A
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- signal
- flip
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- Pending
Links
- 238000012360 testing method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 244000046146 Pueraria lobata Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＳＩのテストを容易にする為のフリップフ
ロップ回路に関する。
ロップ回路に関する。
ＩＣの高集積化が進むにつれて、回路規模が増大し機能
が複雑化してきている。その結果、ＩＣのテストが非常
に困難な問題となってきている。
が複雑化してきている。その結果、ＩＣのテストが非常
に困難な問題となってきている。
一般にＩＣの回路は、組み合わせ回路と順序回路とに別
けられるが、後者である順序回路すなわちフリップフロ
ップ回路、ラッチ回路等がテストを防げる要因となって
いる。そこで、そのフリップフロップ回路、ラッチ回路
等の制御性、観測性を高めるべくして、シフトレジスタ
方式、アクセス方式等の技法、及び、それぞれの特徴を
持つ、フリップフロップ回路、ラッチ回路が考えられて
きたが、それらには先回路に要求される回路制約があっ
た、その代表的な制約の一部を以下に示す。
けられるが、後者である順序回路すなわちフリップフロ
ップ回路、ラッチ回路等がテストを防げる要因となって
いる。そこで、そのフリップフロップ回路、ラッチ回路
等の制御性、観測性を高めるべくして、シフトレジスタ
方式、アクセス方式等の技法、及び、それぞれの特徴を
持つ、フリップフロップ回路、ラッチ回路が考えられて
きたが、それらには先回路に要求される回路制約があっ
た、その代表的な制約の一部を以下に示す。
１）フリップフロップ回路のクロック信号は、外部クロ
ック入力端子からゲートのみを通るパスによって制御さ
れること。
ック入力端子からゲートのみを通るパスによって制御さ
れること。
２）フリップフロップ回路は、外部クロック入力端子を
オフにすれば動作しないこと。
オフにすれば動作しないこと。
３）ラッチ回路間でデータ転送する場合、相方のクロッ
ク信号は同一クロック信号にしないこと。
ク信号は同一クロック信号にしないこと。
４）クロック信号同士のアンド禁止。
５）ゲートのみからなるループの禁止。
［発明が解決しようとする課題１
本発明は、ＩＣのテストが容易になる、制御性、観測性
に優れた、元回路に要求される回路制約のない、フリッ
プフロップ回路を提供するものである。
に優れた、元回路に要求される回路制約のない、フリッ
プフロップ回路を提供するものである。
〔課題を解決するための手段］
フリップフロップ回路において、
ａ）クロックドゲート回路を設け、該クロックドゲート
回路の入力端子に前記フリップフロップ回路の入力信号
を接続し、該クロックドゲート回路の制御端子にアドレ
ス信号を接続し、該クロックドゲート回路の出力端子を
前記フリップフロップ回路の入力信号を出力する為の観
測端子に接続して、任意に前記フリップフロップ回路の
入力信号を観測可能とし、 ｂ）非アクティブで、データスルーなラッチ回路と、該
ラッチ回路と前記フリップフロップ回路の出力信号を選
択する出力選択回路を設け、該ラッチ回路を選択するこ
とにより、本発明であるフリップフロップ回路の出力レ
ベルを認意に設定可能とする機能を有することを特徴と
する。
回路の入力端子に前記フリップフロップ回路の入力信号
を接続し、該クロックドゲート回路の制御端子にアドレ
ス信号を接続し、該クロックドゲート回路の出力端子を
前記フリップフロップ回路の入力信号を出力する為の観
測端子に接続して、任意に前記フリップフロップ回路の
入力信号を観測可能とし、 ｂ）非アクティブで、データスルーなラッチ回路と、該
ラッチ回路と前記フリップフロップ回路の出力信号を選
択する出力選択回路を設け、該ラッチ回路を選択するこ
とにより、本発明であるフリップフロップ回路の出力レ
ベルを認意に設定可能とする機能を有することを特徴と
する。
〔作 用］
上記の構成、及び機能により、フリップフロップ回路の
入力部分の観測が可能であり、出力状態も任意に設定で
きる。
入力部分の観測が可能であり、出力状態も任意に設定で
きる。
〔実 施 例１
第１図は、本発明のフリップフロップ回路の実施例であ
る。第１図において１１は、セレクター回路であり、本
発明の回路の出力制御回路である。セレクター回路１１
の制御信号は、モード切換信号２２で行っている。モー
ド切換信号２２は、クロックドゲート回路１２、インバ
ータ回路１４へ接続され、インバータ回路１４により位
相反転した信号が、クロックドゲート回路１３へ接続さ
れる。クロックドゲート回路１２．１３の出力信号はそ
れぞれバス接続され、モード切換信号により、選択され
た信号を優先させる。１５は非アクティブでデータスル
ーなラッチ回路であり、出力信号はクロックドゲート１
２の入力端子へ接続される。１７はフリップフロップ回
路であり、出力信号はクロックドゲート１３の入力端子
へ接続される。又１６は、クロックドゲート回路であり
、入力端子は、フリップフロップ回路１７の入力信号２
３に接続され、制御端子は、アドレス信号２１に接続さ
れる。第１図において、モード切換信号２２がオン状態
、すなわちハイレベルの時、ラッチ回路１５が選択され
、アドレス信号２１をハイレベルにすると、スキャンイ
ン信号２０の位相によって、本発明であるフリップフロ
ップ回路の出力信号２５の状態を任意に設定する事が可
能となる。又、アドレス信号２０が、ハイレベルの場合
、クロックドゲート回路１６の出力である、スキャンア
ウト信号２６には、フリップフロップ回路１７の入力信
号が出力される。尚、本発明の出力制御回路であるセレ
クタ回路１１の構成は、位相があっていれば、どの様な
組み合わせでも可能とする。第２図に本発明の回路であ
る第１図に示すフリップフロップ回路のシンボル図を示
す、第３図は１本発明のフリップフロップ回路を３つ使
用した場合の応用例である１通常の論理回路のフリップ
フロップ回路を、本発明のフリップフロップに置き換え
、本発明であるフリップフロップ回路をアクセスするの
に必要なだけのデコーダー回路３０を設け、デコーダー
回路３０を制御するのに必要なだけの入力端子３１．３
２を用意し接続する。この際、外部入出力端子数の増加
を防ぐ為第３図では、標準出力端子を相方向端子とし兼
用して使用している。更に相方向バッファー回路３９を
設け、標準出力端子を兼用し、その制御端子にはモード
切換信号４０を接続し、出力端子をスキャンイン信号３
５として、本発明であるフリップフロップ回路３６．３
７．３８のスキャンイン端子へ接続する。モード切換信
号４０は、デコーダを制御する為、兼用した相方向端子
の相方向バッファーの制御端子及び、本発明であるフリ
ップフロップ回路３６．３７．３８のモード切換端子へ
接続される。端子３４は、本発明であるフリップフロッ
プ回路３６．３７．３８のスキャンアウト端子から出力
されるスキャンアウト信号のバス出力を出力する外部端
子である。さて、第３図において、アンド回路４１の出
力レベルをハイに設定したい場合、従来ならフリップフ
ロップ回路３６．３８の出力レベルを設定する為フリッ
プフロップ回路の入力端子の信号設定を行い、クロック
入力端子にパルス信号を入力しなければならない、この
操作はＩＣの高集積化が進むにつれ、より困難なものと
なる１本発明であるフリップフロップ回路によるとまず
、モード切換信号４０をハイレベルにし、定まったデコ
ーダー制御信号をデコーダー制御端子３１．３２に入力
する。
る。第１図において１１は、セレクター回路であり、本
発明の回路の出力制御回路である。セレクター回路１１
の制御信号は、モード切換信号２２で行っている。モー
ド切換信号２２は、クロックドゲート回路１２、インバ
ータ回路１４へ接続され、インバータ回路１４により位
相反転した信号が、クロックドゲート回路１３へ接続さ
れる。クロックドゲート回路１２．１３の出力信号はそ
れぞれバス接続され、モード切換信号により、選択され
た信号を優先させる。１５は非アクティブでデータスル
ーなラッチ回路であり、出力信号はクロックドゲート１
２の入力端子へ接続される。１７はフリップフロップ回
路であり、出力信号はクロックドゲート１３の入力端子
へ接続される。又１６は、クロックドゲート回路であり
、入力端子は、フリップフロップ回路１７の入力信号２
３に接続され、制御端子は、アドレス信号２１に接続さ
れる。第１図において、モード切換信号２２がオン状態
、すなわちハイレベルの時、ラッチ回路１５が選択され
、アドレス信号２１をハイレベルにすると、スキャンイ
ン信号２０の位相によって、本発明であるフリップフロ
ップ回路の出力信号２５の状態を任意に設定する事が可
能となる。又、アドレス信号２０が、ハイレベルの場合
、クロックドゲート回路１６の出力である、スキャンア
ウト信号２６には、フリップフロップ回路１７の入力信
号が出力される。尚、本発明の出力制御回路であるセレ
クタ回路１１の構成は、位相があっていれば、どの様な
組み合わせでも可能とする。第２図に本発明の回路であ
る第１図に示すフリップフロップ回路のシンボル図を示
す、第３図は１本発明のフリップフロップ回路を３つ使
用した場合の応用例である１通常の論理回路のフリップ
フロップ回路を、本発明のフリップフロップに置き換え
、本発明であるフリップフロップ回路をアクセスするの
に必要なだけのデコーダー回路３０を設け、デコーダー
回路３０を制御するのに必要なだけの入力端子３１．３
２を用意し接続する。この際、外部入出力端子数の増加
を防ぐ為第３図では、標準出力端子を相方向端子とし兼
用して使用している。更に相方向バッファー回路３９を
設け、標準出力端子を兼用し、その制御端子にはモード
切換信号４０を接続し、出力端子をスキャンイン信号３
５として、本発明であるフリップフロップ回路３６．３
７．３８のスキャンイン端子へ接続する。モード切換信
号４０は、デコーダを制御する為、兼用した相方向端子
の相方向バッファーの制御端子及び、本発明であるフリ
ップフロップ回路３６．３７．３８のモード切換端子へ
接続される。端子３４は、本発明であるフリップフロッ
プ回路３６．３７．３８のスキャンアウト端子から出力
されるスキャンアウト信号のバス出力を出力する外部端
子である。さて、第３図において、アンド回路４１の出
力レベルをハイに設定したい場合、従来ならフリップフ
ロップ回路３６．３８の出力レベルを設定する為フリッ
プフロップ回路の入力端子の信号設定を行い、クロック
入力端子にパルス信号を入力しなければならない、この
操作はＩＣの高集積化が進むにつれ、より困難なものと
なる１本発明であるフリップフロップ回路によるとまず
、モード切換信号４０をハイレベルにし、定まったデコ
ーダー制御信号をデコーダー制御端子３１．３２に入力
する。
目的するフリップフロップ回路へのアクセスができたら
、フリップフロップ回路の出力レベルは、スキャンイン
入力端子３３により任意に設定可能となる。また、第３
図において、インバータ回路４２の出力レベルを検出し
たい場合、フリップフロップの前段で止っている信号で
あれば、従来ならフリップフロップ回路のクロック入力
端子にパルス信号を入力しなければならず、更に伝搬さ
せて出力端子に出力させなければならない７この操作も
回路が複雑になるにつれて一層困難になる。
、フリップフロップ回路の出力レベルは、スキャンイン
入力端子３３により任意に設定可能となる。また、第３
図において、インバータ回路４２の出力レベルを検出し
たい場合、フリップフロップの前段で止っている信号で
あれば、従来ならフリップフロップ回路のクロック入力
端子にパルス信号を入力しなければならず、更に伝搬さ
せて出力端子に出力させなければならない７この操作も
回路が複雑になるにつれて一層困難になる。
本発明であるフリップフロップ回路３７によれば、アン
ド回路４１の例同様、フリップフロップ回路３７をアク
セスするだけで、インバータ回路４２の出力レベルは、
スキャンアウト端子３４に出力される。
ド回路４１の例同様、フリップフロップ回路３７をアク
セスするだけで、インバータ回路４２の出力レベルは、
スキャンアウト端子３４に出力される。
以上により本発明は、上記の構成及び機能により、光回
路に要求する回路制約もなく、ＩＣのテストが容易にな
る。制御性、観測性に優れたフリップフロップ回路であ
る事がわかる０本発明であるフリップフロップ回路は、
周辺のデコーダ回路、相方向バッファー回路の加減によ
りいくつまででも対応し更に、ラッチ回路にも応用が可
能である。
路に要求する回路制約もなく、ＩＣのテストが容易にな
る。制御性、観測性に優れたフリップフロップ回路であ
る事がわかる０本発明であるフリップフロップ回路は、
周辺のデコーダ回路、相方向バッファー回路の加減によ
りいくつまででも対応し更に、ラッチ回路にも応用が可
能である。
［発明の効果］
ＩＣの高集積化により回路規模が増大し機能が複雑化し
てきている中、高故障検出率のテストパターンを作成す
るには、暴大な時間と労力をついやしている０本発明の
回路によれば、信頼性の高い高故障検出率のテストパタ
ーンが、容易に考えられ、工数の削減、テストパターン
長の短縮、テスターのＣＰＵ負荷の軽減にも寄与する。
てきている中、高故障検出率のテストパターンを作成す
るには、暴大な時間と労力をついやしている０本発明の
回路によれば、信頼性の高い高故障検出率のテストパタ
ーンが、容易に考えられ、工数の削減、テストパターン
長の短縮、テスターのＣＰＵ負荷の軽減にも寄与する。
又、基回路に何の回路制約も持たずして実現できる。
第１図は、本発明のフリップフロップ回路の実施例を示
す回路図、第２図は、本発明のフリップフロップ回路の
シンボル図、第３図は、本発明のフリップフロップ回路
の応用例を示す回路図、第４図は従来例を示す回路図で
ある。 １１・・・・・・・・出力制御回路 １２．１３．１６・・クロックドゲート回路１４・・・
・・・・・インバータ回路 １５・・・・・・・・ラッチ回路 １７・・・・・・・・フリップフロップ回路２０・・・
・・・・・スキャンイン信号２１・・・・・・・・アド
レス信号 ２２・・・・・・・・モード切換信号 ２３・・・・・・・・データ信号 ２４・・・・・・・・クロック信号 ２５・・・・・・・・出力信号 ２６・・・・・・・・スキャンアウト信号３０・・・・
・・・・デコーダ回路 ３１．３２．３９・・相方向バッファー回路３４・・・
・・・・・スキャンアウト端子３５・・・・・・・・ス
キャンイン信号３６．３７．３８・・フリップフロップ
回路４０・・・・・・・・モード切換信号 ４１・・・・・・・・アンド回路 ４２・・・・・・・・インバータ回路 ４３・・・・・・・・ランダムデータ信号４４・・・・
・・・・ランダムクロック信号４５・・・・・・・・ラ
ンダムデータ信号４６・・・・・・・・ランダムクロッ
ク信号以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）葛 髪 唄 ＠ ） 唄
す回路図、第２図は、本発明のフリップフロップ回路の
シンボル図、第３図は、本発明のフリップフロップ回路
の応用例を示す回路図、第４図は従来例を示す回路図で
ある。 １１・・・・・・・・出力制御回路 １２．１３．１６・・クロックドゲート回路１４・・・
・・・・・インバータ回路 １５・・・・・・・・ラッチ回路 １７・・・・・・・・フリップフロップ回路２０・・・
・・・・・スキャンイン信号２１・・・・・・・・アド
レス信号 ２２・・・・・・・・モード切換信号 ２３・・・・・・・・データ信号 ２４・・・・・・・・クロック信号 ２５・・・・・・・・出力信号 ２６・・・・・・・・スキャンアウト信号３０・・・・
・・・・デコーダ回路 ３１．３２．３９・・相方向バッファー回路３４・・・
・・・・・スキャンアウト端子３５・・・・・・・・ス
キャンイン信号３６．３７．３８・・フリップフロップ
回路４０・・・・・・・・モード切換信号 ４１・・・・・・・・アンド回路 ４２・・・・・・・・インバータ回路 ４３・・・・・・・・ランダムデータ信号４４・・・・
・・・・ランダムクロック信号４５・・・・・・・・ラ
ンダムデータ信号４６・・・・・・・・ランダムクロッ
ク信号以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）葛 髪 唄 ＠ ） 唄
Claims (1)
- 【特許請求の範囲】 フリップフロップ回路において、 ａ）クロックドゲート回路を設け、該クロックドゲート
回路の入力端子に前記フリップフロップ回路の入力信号
を接続し、該クロックドゲート回路の制御端子にアドレ
ス信号を接続し、該クロックドゲート回路の出力端子を
前記フリップフロップ回路の入力信号を出力する為の観
測端子に接続して、任意に前記フリップフロップ回路の
入力信号を観測可能とし、 ｂ）非アクティブで、データスルーなラッチ回路と、該
ラッチ回路と前記フリップフロップ回路の出力信号を選
択する出力選択回路を設け、該ラッチ回路を選択するこ
とにより、本発明であるフリップフロップ回路の出力レ
ベルを任意に設定可能とする機能を有することを特徴と
するフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133012A JPH02311010A (ja) | 1989-05-26 | 1989-05-26 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133012A JPH02311010A (ja) | 1989-05-26 | 1989-05-26 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02311010A true JPH02311010A (ja) | 1990-12-26 |
Family
ID=15094731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133012A Pending JPH02311010A (ja) | 1989-05-26 | 1989-05-26 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02311010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287510A (ja) * | 1991-03-18 | 1992-10-13 | Matsushita Electric Ind Co Ltd | スキャン用回路 |
-
1989
- 1989-05-26 JP JP1133012A patent/JPH02311010A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04287510A (ja) * | 1991-03-18 | 1992-10-13 | Matsushita Electric Ind Co Ltd | スキャン用回路 |
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