JPH04168381A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04168381A JPH04168381A JP2296363A JP29636390A JPH04168381A JP H04168381 A JPH04168381 A JP H04168381A JP 2296363 A JP2296363 A JP 2296363A JP 29636390 A JP29636390 A JP 29636390A JP H04168381 A JPH04168381 A JP H04168381A
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- Japan
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- shift register
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- scan
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims abstract description 12
- 230000000644 propagated effect Effects 0.000 claims description 2
- 238000010998 test method Methods 0.000 claims description 2
- 239000000470 constituent Substances 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にシフトレジス
タ回路の回路構成を提供するものである。
タ回路の回路構成を提供するものである。
第５図は従来のシフトレジスタ回路の構成を示すブロッ
ク図である。図において、２は第３図に示すように、２
相の非重複なりロックＴｌ−Ｔ２で動作するマスタース
レーブフリップフロップ、ＤＩはデータ入力端子、Ｄｏ
はデータ出力端子、２はマスターラッチとスレーブラッ
チから成り、マスターラッチにはクロックＴ１が入力し
、スレーブラッチにはクロックＴ２が入力し、クロック
Ｔ１とクロックＴ２とは非重複な２相クロンクである。
ク図である。図において、２は第３図に示すように、２
相の非重複なりロックＴｌ−Ｔ２で動作するマスタース
レーブフリップフロップ、ＤＩはデータ入力端子、Ｄｏ
はデータ出力端子、２はマスターラッチとスレーブラッ
チから成り、マスターラッチにはクロックＴ１が入力し
、スレーブラッチにはクロックＴ２が入力し、クロック
Ｔ１とクロックＴ２とは非重複な２相クロンクである。
さらに、マスターランチは次のように構成されている。
データ入力端子りはトランスミッションゲート３を介し
てインバータ７の入力に接続し、インバータ７の出力（
ノードＮ１とする）は、インバータ８に入力し、インバ
ータ８の出力はトランスミッションゲート４を介してイ
ンバータ７に帰還入力する。トランスミッションゲート
３．４にはクロックＴ１の相補信号がそれぞれ入力する
。スレーブラッチの構成は上記マスターラッチの構成と
同じであり、マスターラッチ部インバータ７の出力がス
レーブランチ部トランスミンシッンゲート９に入力し、
インバータ１３の出力（ノードＮ２とする）がデータ出
力端子Ｑに接続する。トランスミッションゲート９．１
０にはクロフクＴ２の相補信号がそれぞれ入力する。
てインバータ７の入力に接続し、インバータ７の出力（
ノードＮ１とする）は、インバータ８に入力し、インバ
ータ８の出力はトランスミッションゲート４を介してイ
ンバータ７に帰還入力する。トランスミッションゲート
３．４にはクロックＴ１の相補信号がそれぞれ入力する
。スレーブラッチの構成は上記マスターラッチの構成と
同じであり、マスターラッチ部インバータ７の出力がス
レーブランチ部トランスミンシッンゲート９に入力し、
インバータ１３の出力（ノードＮ２とする）がデータ出
力端子Ｑに接続する。トランスミッションゲート９．１
０にはクロフクＴ２の相補信号がそれぞれ入力する。
次に、第５図のように構成されたシフトレジスタ回路の
データシフト動作について第６図をもとに説明する。第
６図はデータ入力端子Ｄ、クロック信号Ｔ１、Ｔ２とノ
ードＮｌ、Ｎ２の電位を示すタイミングチャートである
。まず時刻ｔ１において、クロックＴ１信号が”Ｌ”か
ら”Ｈ”に変化すると、時刻ｔ２にマスタースレーブフ
リップフロップ２の内部ノードＮ１の電位が変化する。
データシフト動作について第６図をもとに説明する。第
６図はデータ入力端子Ｄ、クロック信号Ｔ１、Ｔ２とノ
ードＮｌ、Ｎ２の電位を示すタイミングチャートである
。まず時刻ｔ１において、クロックＴ１信号が”Ｌ”か
ら”Ｈ”に変化すると、時刻ｔ２にマスタースレーブフ
リップフロップ２の内部ノードＮ１の電位が変化する。
すなわち、前段のフリップフロ、プの出力がマスターラ
ッチに取り込まれる。時刻ｔ３において、クロンクＴ２
信号が”Ｌ”から”Ｈ”に変化すると、時刻ｔ４に２の
内部ノードＮ２の電位が変化する。すなわち、マスター
ラッチのＤがスレーブラッチに転送される。以上述べた
ような、動作を繰り返すことにより、データはマスター
スレーブフリップフロップ２の間で順次シフトされる。
ッチに取り込まれる。時刻ｔ３において、クロンクＴ２
信号が”Ｌ”から”Ｈ”に変化すると、時刻ｔ４に２の
内部ノードＮ２の電位が変化する。すなわち、マスター
ラッチのＤがスレーブラッチに転送される。以上述べた
ような、動作を繰り返すことにより、データはマスター
スレーブフリップフロップ２の間で順次シフトされる。
従来のシフトレジスタ回路は各ビットに対応するデータ
保持回路部分をすべてマスタースレーブフリップフロッ
プで構成していたので、シフトレジスタ回路を構成する
素子数が大きくなり、シフトレジスタを用いた半導体集
積回路装置の高集積化を妨げる要因となるという問題点
を有していた。
保持回路部分をすべてマスタースレーブフリップフロッ
プで構成していたので、シフトレジスタ回路を構成する
素子数が大きくなり、シフトレジスタを用いた半導体集
積回路装置の高集積化を妨げる要因となるという問題点
を有していた。
本発明は上記のような問題点を解消するためになされた
ものでシフトレジスタ回路を構成する素子数を低減する
ことのできる半導体集積回路装置を得ることを目的とす
る。
ものでシフトレジスタ回路を構成する素子数を低減する
ことのできる半導体集積回路装置を得ることを目的とす
る。
Ｃ課題を解決するための手段〕
本発明に係る半導体集積回路装置は、シフトレジスタ回
路を２相の非重複なりロックで動作するマスタースレー
ブフリップフロップと前記２相クロツクと異相かつ非重
複なりロックで動作する通常のラッチを交互に接続して
構成したものである。
路を２相の非重複なりロックで動作するマスタースレー
ブフリップフロップと前記２相クロツクと異相かつ非重
複なりロックで動作する通常のラッチを交互に接続して
構成したものである。
本発明におけるシフトレジスタ回路は、マスタースレー
ブフリップフロップと通常のラッチを交互に接続したの
で、Ｎ （Ｎは２以上の整数）ピントのシフトレジスタ
回路を構成する際に（Ｎ／２）（〔ｎ〕はｎを越えない
最大整数を示す）ビット分のデータ保持回路は通常のラ
ッチで構成できるので、素子数が大幅に削減できる。
ブフリップフロップと通常のラッチを交互に接続したの
で、Ｎ （Ｎは２以上の整数）ピントのシフトレジスタ
回路を構成する際に（Ｎ／２）（〔ｎ〕はｎを越えない
最大整数を示す）ビット分のデータ保持回路は通常のラ
ッチで構成できるので、素子数が大幅に削減できる。
以下、本発明の一実施例を図について説明する。
第１図は本発明に係わるシフトレジスタ回路構成の一実
施例を示すブロック図である。図において、１は第２図
に示すランチであり、２は第３図に示すのマスタースレ
ーブフリップフロップである。
施例を示すブロック図である。図において、１は第２図
に示すランチであり、２は第３図に示すのマスタースレ
ーブフリップフロップである。
ＴＩ、Ｔ２、Ｔ３は互いに非重複な３相クロツクである
。ＤＩはデータ入力端子、ＤＯはデータ出力端子である
。ラッチ１の構成は第２図に示すように、データ入力端
子りがトランスミッションゲート３を介してインバータ
７の入力に接続し、インバータ７の出力はインバータ８
に入力し、インバータ８の出力はトランスミッションゲ
ート４を介してインバータ７の入力に帰還し、インバー
タ７の出力がデータ出力端子Ｑに接続されている。
。ＤＩはデータ入力端子、ＤＯはデータ出力端子である
。ラッチ１の構成は第２図に示すように、データ入力端
子りがトランスミッションゲート３を介してインバータ
７の入力に接続し、インバータ７の出力はインバータ８
に入力し、インバータ８の出力はトランスミッションゲ
ート４を介してインバータ７の入力に帰還し、インバー
タ７の出力がデータ出力端子Ｑに接続されている。
トランスミフシジンゲート３．４のゲートには、それぞ
れクロック信号Ｔの相補信号が入力している。
れクロック信号Ｔの相補信号が入力している。
第３図に示すマスタースレーブフリップフロップの構成
に関しては前記従来の場合と同一につき説明は省略する
。
に関しては前記従来の場合と同一につき説明は省略する
。
次に、第１図のように構成されたシフトレジスタ回路の
動作を第４図を用いて説明する。第４図はノードＮｌ、
Ｎ２、Ｎ３の電位とクロック信号Ｔ１、Ｔ２、Ｔ３のタ
イミングチャートを示す。
動作を第４図を用いて説明する。第４図はノードＮｌ、
Ｎ２、Ｎ３の電位とクロック信号Ｔ１、Ｔ２、Ｔ３のタ
イミングチャートを示す。
まず時刻ｔ１において、クロックＴ１信号がＬ”から”
Ｈ”に変化すると、時刻ｔ２にマスタースレーブフリッ
プフロップ２の内部ノードＮ１の電位が変化する。すな
わち、前段のラッチｌの出力がフリップフロップ２のマ
スタ一部に取り込まれる。時刻ｔ３において、クロック
Ｔ３信号が”Ｌ”から”Ｈ”に変化すると、時刻ｔ４に
通常のランチ１の内部ノードＮ３の電位が変化する。す
なわち、前段のフリップフロップ２のスレーブ部のデー
タが「空」のラッチ１に転送される。時刻ｔ５において
、クロック下２信号が”Ｌ”から”Ｈ”に変化すると、
時刻ｔ６にフリップフロップ２の内部ノードＮ２の電位
が変化する。すなわち、フリップフロップ２内でマスタ
一部のデータが「空」のスレーブ部に転送される。いま
述べた動作を繰り返すことにより、データは破壊される
こと無く確実に転送される。
Ｈ”に変化すると、時刻ｔ２にマスタースレーブフリッ
プフロップ２の内部ノードＮ１の電位が変化する。すな
わち、前段のラッチｌの出力がフリップフロップ２のマ
スタ一部に取り込まれる。時刻ｔ３において、クロック
Ｔ３信号が”Ｌ”から”Ｈ”に変化すると、時刻ｔ４に
通常のランチ１の内部ノードＮ３の電位が変化する。す
なわち、前段のフリップフロップ２のスレーブ部のデー
タが「空」のラッチ１に転送される。時刻ｔ５において
、クロック下２信号が”Ｌ”から”Ｈ”に変化すると、
時刻ｔ６にフリップフロップ２の内部ノードＮ２の電位
が変化する。すなわち、フリップフロップ２内でマスタ
一部のデータが「空」のスレーブ部に転送される。いま
述べた動作を繰り返すことにより、データは破壊される
こと無く確実に転送される。
スキャンテスト方式でテスト可能とした半導体集積回路
装置であって、前記半導体集積回路装置を構成する複数
個の回路ブロック間の各々に、伝播されるデータのビッ
ト数ムこ対応して設けられ、通常動作時は前段回路ブロ
ックの出力データをそのまま出力し、テスト動作時は前
段回路ブロックの出力データ又はスキャンテスト用のテ
ストデータを外部クロックに同期して保持、出力し、全
体で１つのシフトレジスタ機能を有するよう各回路相互
間がシフトレジスタパス接続されて成る複数のスキャン
レジスタにおいて、前記スキャンレジスタをマスタース
レーブフリップフロップ２とラッチ１とを交互に接続し
て構成した他の実施例を第５図に示す。図において、１
はスキャンラッチ、２はスキャンフリップフロップ、１
００は組合せ回路ブロックであり、ＳＭはテストモード
選択端子、Ｓｌはスキャンイン端子、ＳＯはスキャンア
ウト端子、ＴＩ Ｔ２、Ｔ３は相互に非重複な３相クロ
ツクである。スキャンラッチ１の構成は、第６図に示す
ように、前記ランチのデータ入力端子りにセレクタを介
して、Ｓｌ、Ｄ端子を接続しである。スキャンフリップ
フロップ２の構成も同様であり、第７図に示す。
装置であって、前記半導体集積回路装置を構成する複数
個の回路ブロック間の各々に、伝播されるデータのビッ
ト数ムこ対応して設けられ、通常動作時は前段回路ブロ
ックの出力データをそのまま出力し、テスト動作時は前
段回路ブロックの出力データ又はスキャンテスト用のテ
ストデータを外部クロックに同期して保持、出力し、全
体で１つのシフトレジスタ機能を有するよう各回路相互
間がシフトレジスタパス接続されて成る複数のスキャン
レジスタにおいて、前記スキャンレジスタをマスタース
レーブフリップフロップ２とラッチ１とを交互に接続し
て構成した他の実施例を第５図に示す。図において、１
はスキャンラッチ、２はスキャンフリップフロップ、１
００は組合せ回路ブロックであり、ＳＭはテストモード
選択端子、Ｓｌはスキャンイン端子、ＳＯはスキャンア
ウト端子、ＴＩ Ｔ２、Ｔ３は相互に非重複な３相クロ
ツクである。スキャンラッチ１の構成は、第６図に示す
ように、前記ランチのデータ入力端子りにセレクタを介
して、Ｓｌ、Ｄ端子を接続しである。スキャンフリップ
フロップ２の構成も同様であり、第７図に示す。
以上のようにシフトレジスタパスで接続されたスキャン
レジスタは、テストモード時においてソフトレジスタ機
能を有し、前記スキャンレジスタの動作は前記シフトレ
ジスタの動作と同様に議論できる。
レジスタは、テストモード時においてソフトレジスタ機
能を有し、前記スキャンレジスタの動作は前記シフトレ
ジスタの動作と同様に議論できる。
以上のように本発明によれば、シフトレジスタ回路また
はスキャンレジスタ回路において、素子数を低減するこ
とが可能となり、半導体集積回路装置の集積度が向上す
という効果がある。
はスキャンレジスタ回路において、素子数を低減するこ
とが可能となり、半導体集積回路装置の集積度が向上す
という効果がある。
第１図は本発明に係わるシフトレジスタ回路の一実施例
を示すブロック図、第２図は第１図の通常のラッチ１の
回路図、第３図は第１図および第８図のマスタースレー
ブフリップフロップ２の回路図、第４図は第１図のシフ
トレジスタ回路の動作を説明するタイミングチャート、
第５図は本発明の他の実施例を示すシフトレジスタ回路
のブロック図、第６図は第５図のスキャンラッチ１の回
路図、第７図は第５図のスキャンフリップフロップ２の
回路図、第８図は従来のシフトレジスタ回路のブロック
図、第９図は第８図のシフトレジスタ回路の動作を説明
するタイミングチャートである。 図において、１は通常のラッチまたはスキャンラッチ、
２はマスタースレーブフリップフロップまたはスキャン
フリップフロップ、３．４．９〜ＩＯはトランスミッシ
ョンゲート、５〜Ｂ、１１〜１４．５３はインバータ、
５１はＯＲゲート、５２はＡＮＤゲートを示す。 尚、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 ＳＱ スキー？Ｌ７つに接子 ７、 ＴＩ、１１才日１＋：＊’Ｊ６コ゛＋４才日の７
０−ノフ第６図 第７図 ５３゛イシ八−一′メ 第８図 第９図 ｔ１ｔ２Ｔ３ｔ４
を示すブロック図、第２図は第１図の通常のラッチ１の
回路図、第３図は第１図および第８図のマスタースレー
ブフリップフロップ２の回路図、第４図は第１図のシフ
トレジスタ回路の動作を説明するタイミングチャート、
第５図は本発明の他の実施例を示すシフトレジスタ回路
のブロック図、第６図は第５図のスキャンラッチ１の回
路図、第７図は第５図のスキャンフリップフロップ２の
回路図、第８図は従来のシフトレジスタ回路のブロック
図、第９図は第８図のシフトレジスタ回路の動作を説明
するタイミングチャートである。 図において、１は通常のラッチまたはスキャンラッチ、
２はマスタースレーブフリップフロップまたはスキャン
フリップフロップ、３．４．９〜ＩＯはトランスミッシ
ョンゲート、５〜Ｂ、１１〜１４．５３はインバータ、
５１はＯＲゲート、５２はＡＮＤゲートを示す。 尚、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３図 第４図 第５図 ＳＱ スキー？Ｌ７つに接子 ７、 ＴＩ、１１才日１＋：＊’Ｊ６コ゛＋４才日の７
０−ノフ第６図 第７図 ５３゛イシ八−一′メ 第８図 第９図 ｔ１ｔ２Ｔ３ｔ４
Claims (1)
- スキャンテスト方式でテスト可能とした半導体集積回路
装置であって、前記半導体集積回路装置を構成する複数
個の回路ブロック間の各々に、伝播されるデータのビッ
ト数に対応して設けられ、通常動作時は前段回路ブロッ
クの出力データをそのまま出力し、テスト動作時は前段
回路ブロックの出力データ又はスキャンテスト用のテス
トデータを外部クロックに同期して保持、出力し、全体
で１つのシフトレジスタ機能を有するよう各回路相互間
がシフトレジスタバス接続されて成る複数のスキャンレ
ジスタにおいて、前記スキャンレジスタがマスタースレ
ーブフリップフロップとラッチとを交互に接続して構成
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296363A JPH04168381A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296363A JPH04168381A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168381A true JPH04168381A (ja) | 1992-06-16 |
Family
ID=17832582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296363A Pending JPH04168381A (ja) | 1990-10-31 | 1990-10-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168381A (ja) |
-
1990
- 1990-10-31 JP JP2296363A patent/JPH04168381A/ja active Pending
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