JP2536135B2 - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
- Publication number
- JP2536135B2 JP2536135B2 JP1053667A JP5366789A JP2536135B2 JP 2536135 B2 JP2536135 B2 JP 2536135B2 JP 1053667 A JP1053667 A JP 1053667A JP 5366789 A JP5366789 A JP 5366789A JP 2536135 B2 JP2536135 B2 JP 2536135B2
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- JP
- Japan
- Prior art keywords
- circuit
- data
- input
- flip
- output
- Prior art date
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データを1:n（ｎは任意の整数）にシリア
ル／パラレル（以下、S/Pと略称する）変換する際に使
用されるS/P変換回路に関するものである。
ル／パラレル（以下、S/Pと略称する）変換する際に使
用されるS/P変換回路に関するものである。
従来使用されているS/P変換回路の一例を第３図を用
いて説明する。従来の回路は、第３図に示すように、入
力クロツク42が反転回路34を通して入力されるパルス発
生回路31と、入力データ41をシフトさせるｎ個のフリツ
プフロツプ321〜32nからなるデータシフト用フリツプフ
ロツプ回路32と、データを読み出すためのｎ個のフリツ
プフロツプ331〜33nからなるデータ読み出し用フリツプ
フロツプ回路33とから構成され、入力されたクロツク42
を反転回路34で反転したクロツク44をもとにパルス発生
回路31によりS/P変換用読み出しクロツク45を生成す
る。そして、入力データ41をシフトさせるｎ個のフリツ
プフロツプ321〜32nより出力される１ビツトずつ位相の
ずれたｎ本のデータを、この読み出しクロツク45により
ｎ個のフリツプフロツプ331〜33nで読み出すことにより
S/P変換を行う方法が用いられている。なお、各部のタ
イムチヤートを第４図に示し、同図（ａ）及び（ｂ）は
各々の入力データ41,入力クロツク42を、同図（ｃ）は
各フリツプフロツプ321〜32nの出力43を示す。また、同
図（ｄ）は反転回路34の反転出力を、同図（ｅ）はパル
ス発生回路31よりのS/P変換用読み出しパルス45を、同
図（ｆ）は各フリツプフロツプ331〜33nの出力46をそれ
ぞれ示す。
いて説明する。従来の回路は、第３図に示すように、入
力クロツク42が反転回路34を通して入力されるパルス発
生回路31と、入力データ41をシフトさせるｎ個のフリツ
プフロツプ321〜32nからなるデータシフト用フリツプフ
ロツプ回路32と、データを読み出すためのｎ個のフリツ
プフロツプ331〜33nからなるデータ読み出し用フリツプ
フロツプ回路33とから構成され、入力されたクロツク42
を反転回路34で反転したクロツク44をもとにパルス発生
回路31によりS/P変換用読み出しクロツク45を生成す
る。そして、入力データ41をシフトさせるｎ個のフリツ
プフロツプ321〜32nより出力される１ビツトずつ位相の
ずれたｎ本のデータを、この読み出しクロツク45により
ｎ個のフリツプフロツプ331〜33nで読み出すことにより
S/P変換を行う方法が用いられている。なお、各部のタ
イムチヤートを第４図に示し、同図（ａ）及び（ｂ）は
各々の入力データ41,入力クロツク42を、同図（ｃ）は
各フリツプフロツプ321〜32nの出力43を示す。また、同
図（ｄ）は反転回路34の反転出力を、同図（ｅ）はパル
ス発生回路31よりのS/P変換用読み出しパルス45を、同
図（ｆ）は各フリツプフロツプ331〜33nの出力46をそれ
ぞれ示す。
ところで、上述した従来のS/P変換回路では、ｎ個の
フリツプフロツプ331〜33nで正確にデータを読み出すた
めには、読み出しクロツクは各フリツプフロツプ331〜3
3nに入力されるデータの読み出すべきビツトの中央で立
ち上るようにしなければならず、このためには、読み出
しクロツク生成のためのパルス発生回路31で使用するク
ロツクは、入力されたクロツクを反転させて使用する必
要がある。しかし、一般に半導体論理回路では、パルス
の立上り部と立下り部ではその応答速度が異なるため、
反転回路34を通すことにより、パルス発生回路31に入力
されるクロツクのパルス幅が狭くなつてしまう可能性が
ある。このため、半導体論理回路の動作速度の上限付近
で使用しようとした場合、パルス発生回路31に入力され
るクロツクのパルス幅が反転回路を通すことにより狭く
なりすぎて、回路が正常に動作できなくなることがある
という問題がある。
フリツプフロツプ331〜33nで正確にデータを読み出すた
めには、読み出しクロツクは各フリツプフロツプ331〜3
3nに入力されるデータの読み出すべきビツトの中央で立
ち上るようにしなければならず、このためには、読み出
しクロツク生成のためのパルス発生回路31で使用するク
ロツクは、入力されたクロツクを反転させて使用する必
要がある。しかし、一般に半導体論理回路では、パルス
の立上り部と立下り部ではその応答速度が異なるため、
反転回路34を通すことにより、パルス発生回路31に入力
されるクロツクのパルス幅が狭くなつてしまう可能性が
ある。このため、半導体論理回路の動作速度の上限付近
で使用しようとした場合、パルス発生回路31に入力され
るクロツクのパルス幅が反転回路を通すことにより狭く
なりすぎて、回路が正常に動作できなくなることがある
という問題がある。
このような問題点を解決するため、本発明のS/P変換
回路は、入力クロックよりデータ１ビット幅のシリアル
／パラレル変換用読み出しパルスを生成するパルス発生
回路と、入力データをシフトさせるための第１〜第ｎの
データシフト用フリップフロップと、この第１〜第ｎの
データシフト用フリップフロップより出力される１ビッ
トずつ位相のずれた第１〜第ｎのデータより、パルス発
生回路により出力されるシリアル／パラレル変換用読み
出しパルスと同位相のビットを選択し、次の読み出しパ
ルスが来るまでその値を保持させるための第１〜第ｎの
選択回路及び第１〜第ｎのデータ読み出し用フリップフ
ロップとを設け、第１〜第ｎの選択回路が反転回路と第
１〜第３のナンド回路とから構成し、第１〜第ｎの選択
回路の第３のナンド回路の出力を第１〜第ｎのデータ読
み出し用フリップフロップのデータ入力端に接続し、第
１〜第ｎのデータ読み出し用フリップフロップのＱ出力
が第１〜第ｎの選択回路の第２のナンド回路の入力側の
一端に接続し、パルス発生回路への入力クロックを第１
〜第ｎのデータ読み出し用フリップフロップのクロック
入力に分岐して与えるものとし、第１〜第ｎのデータシ
フト用フリップフロップのＱ出力を第１〜第ｎの選択回
路の第１のナンド回路の入力側の一端に接続し、パルス
発生回路の出力を第１〜第ｎの選択回路の反転回路の入
力側および第１のナンド回路の入力側の他端に接続し、
第１〜第ｎの選択回路において、その反転回路の出力と
第２のナンド回路の入力側の他端とが接続し、その第１
のナンド回路の出力と第３のナンド回路の入力側の一端
とを接続し、その第２のナンド回路の出力と第３のナン
ド回路の入力側の他端とを接続するようにしたものであ
る。
回路は、入力クロックよりデータ１ビット幅のシリアル
／パラレル変換用読み出しパルスを生成するパルス発生
回路と、入力データをシフトさせるための第１〜第ｎの
データシフト用フリップフロップと、この第１〜第ｎの
データシフト用フリップフロップより出力される１ビッ
トずつ位相のずれた第１〜第ｎのデータより、パルス発
生回路により出力されるシリアル／パラレル変換用読み
出しパルスと同位相のビットを選択し、次の読み出しパ
ルスが来るまでその値を保持させるための第１〜第ｎの
選択回路及び第１〜第ｎのデータ読み出し用フリップフ
ロップとを設け、第１〜第ｎの選択回路が反転回路と第
１〜第３のナンド回路とから構成し、第１〜第ｎの選択
回路の第３のナンド回路の出力を第１〜第ｎのデータ読
み出し用フリップフロップのデータ入力端に接続し、第
１〜第ｎのデータ読み出し用フリップフロップのＱ出力
が第１〜第ｎの選択回路の第２のナンド回路の入力側の
一端に接続し、パルス発生回路への入力クロックを第１
〜第ｎのデータ読み出し用フリップフロップのクロック
入力に分岐して与えるものとし、第１〜第ｎのデータシ
フト用フリップフロップのＱ出力を第１〜第ｎの選択回
路の第１のナンド回路の入力側の一端に接続し、パルス
発生回路の出力を第１〜第ｎの選択回路の反転回路の入
力側および第１のナンド回路の入力側の他端に接続し、
第１〜第ｎの選択回路において、その反転回路の出力と
第２のナンド回路の入力側の他端とが接続し、その第１
のナンド回路の出力と第３のナンド回路の入力側の一端
とを接続し、その第２のナンド回路の出力と第３のナン
ド回路の入力側の他端とを接続するようにしたものであ
る。
したがつて、本発明によれば、入力クロツクを反転さ
せることなく、そのままの位相でS/P変換を行うことが
できる。
せることなく、そのままの位相でS/P変換を行うことが
できる。
以下、本発明について図面を参照して説明する。
第１図は本発明によるS/P変換回路の一実施例を示す
ブロツク図である。同図において、11は入力クロツク22
よりデータ１ビツト幅のS/P変換用読み出しパルス24を
生成するパルス発生回路、12は入力データ21をシフトさ
せるためのｎ個のフリツプフロツプ121〜12nからなるデ
ータシフト用フリツプフロツプ回路であり、これらは従
来例と同様のものである。また、13は各フリツプフロツ
プ121〜12nよりの出力とパルス発生回路11のS/P変換用
読み出しパルス24がそれぞれ入力されるｎ個の選択回路
131〜13nからなる選択回路部、14はこれら選択回路131
〜13nより出力されるデータとクロツク22が入力される
ｎ個のフリツプフロツプ141〜14nからなるデータ読み出
し用フリツプフロツプ回路であり、各選択回路131〜13n
は、反転回路13aと３個のナンド（NAND）回路13b〜13d
から構成され、これらナンド回路13dの出力が次段の各
フリツプフロツプ141〜14nに入力され、それらフリツプ
フロツプ141〜14nのクロツク入力にはクロツク22が入力
される。そして、各フリツプフロツプ141〜14nの出力
は、パルス発生回路11からの読み出しパルス24が各選択
回路131〜13nの反転回路13aを通して入力されるナンド
回路13cの一方に入力されていて、これらｎ個の選択回
路131〜13nは、データシフト用フリツプフロツプ121〜1
2nより出力される１ビツトずつ位相のずれたｎ本のデー
タより、パルス生成回路11により出力されるS/P変換用
読み出しパルス24と同位相のビツトを選択するととも
に、次の読み出しパルスが来るまでその値を保持するも
のとなつている。
ブロツク図である。同図において、11は入力クロツク22
よりデータ１ビツト幅のS/P変換用読み出しパルス24を
生成するパルス発生回路、12は入力データ21をシフトさ
せるためのｎ個のフリツプフロツプ121〜12nからなるデ
ータシフト用フリツプフロツプ回路であり、これらは従
来例と同様のものである。また、13は各フリツプフロツ
プ121〜12nよりの出力とパルス発生回路11のS/P変換用
読み出しパルス24がそれぞれ入力されるｎ個の選択回路
131〜13nからなる選択回路部、14はこれら選択回路131
〜13nより出力されるデータとクロツク22が入力される
ｎ個のフリツプフロツプ141〜14nからなるデータ読み出
し用フリツプフロツプ回路であり、各選択回路131〜13n
は、反転回路13aと３個のナンド（NAND）回路13b〜13d
から構成され、これらナンド回路13dの出力が次段の各
フリツプフロツプ141〜14nに入力され、それらフリツプ
フロツプ141〜14nのクロツク入力にはクロツク22が入力
される。そして、各フリツプフロツプ141〜14nの出力
は、パルス発生回路11からの読み出しパルス24が各選択
回路131〜13nの反転回路13aを通して入力されるナンド
回路13cの一方に入力されていて、これらｎ個の選択回
路131〜13nは、データシフト用フリツプフロツプ121〜1
2nより出力される１ビツトずつ位相のずれたｎ本のデー
タより、パルス生成回路11により出力されるS/P変換用
読み出しパルス24と同位相のビツトを選択するととも
に、次の読み出しパルスが来るまでその値を保持するも
のとなつている。
次に、上記実施例構成の動作を第２図に示す各部のタ
イムチヤートを参照して説明する。ここで、第２図
（ａ）及び（ｂ）に示す入力データ21,入力クロツク22
がデータシフト用フリツプフロツプ回路12に、そのクロ
ツク22がパルス発生回路11にそれぞれ入力されると、こ
のパルス発生回路11は、入力クロツク22により、第２図
（ｄ）に示すS/P変換用読み出しパルス24を生成する。
また、この入力されたデータ21はｎ個のフリツプフロツ
プ121〜12nによりシフトされ、これにより読み出された
１ビツトずつ位相のずれたｎ本のデータ23（第２図
（ｃ））とS/P変換用読み出しパルス24は、ｎ個の選択
回路131〜13nの各ナンド回路13bに入力される。する
と、これら選択回路131〜13nにより、入力されたデータ
の中から読み出しパルス24と同位相のデータが選択さ
れ、ｎ個のフリツプフロツプ141〜14nにそれぞれ入力さ
れる。この時、各フリツプフロツプ141〜14nの出力は、
各選択回路131〜13nのナンド回路13aのもう一方の入力
に接続されており、次の読み出しパルスが来るまでの間
は選択されたデータが保持されることになる。これによ
り、入力されたクロツク22を反転させることなく、シリ
アル入力のデータ21を、第２図（ｅ）に示すようにパラ
レルのｎビツトの出力データ25に変換することができ
る。
イムチヤートを参照して説明する。ここで、第２図
（ａ）及び（ｂ）に示す入力データ21,入力クロツク22
がデータシフト用フリツプフロツプ回路12に、そのクロ
ツク22がパルス発生回路11にそれぞれ入力されると、こ
のパルス発生回路11は、入力クロツク22により、第２図
（ｄ）に示すS/P変換用読み出しパルス24を生成する。
また、この入力されたデータ21はｎ個のフリツプフロツ
プ121〜12nによりシフトされ、これにより読み出された
１ビツトずつ位相のずれたｎ本のデータ23（第２図
（ｃ））とS/P変換用読み出しパルス24は、ｎ個の選択
回路131〜13nの各ナンド回路13bに入力される。する
と、これら選択回路131〜13nにより、入力されたデータ
の中から読み出しパルス24と同位相のデータが選択さ
れ、ｎ個のフリツプフロツプ141〜14nにそれぞれ入力さ
れる。この時、各フリツプフロツプ141〜14nの出力は、
各選択回路131〜13nのナンド回路13aのもう一方の入力
に接続されており、次の読み出しパルスが来るまでの間
は選択されたデータが保持されることになる。これによ
り、入力されたクロツク22を反転させることなく、シリ
アル入力のデータ21を、第２図（ｅ）に示すようにパラ
レルのｎビツトの出力データ25に変換することができ
る。
以上説明したように本発明は、従来のS/P変換回路に
選択回路を設けることにより、クロツクを反転させるこ
となくS/P変換を行うことができ、回路を構成する半導
体論理回路の動作速度の上限付近で使用しても、パルス
幅の安定したクロツクで動作させるため、安定したS/P
変換動作が期待できるという効果がある。
選択回路を設けることにより、クロツクを反転させるこ
となくS/P変換を行うことができ、回路を構成する半導
体論理回路の動作速度の上限付近で使用しても、パルス
幅の安定したクロツクで動作させるため、安定したS/P
変換動作が期待できるという効果がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
第１図の各部のタイムチヤート、第３図は従来回路の一
例を示すブロツク図、第４図は第３図の各部のタイムチ
ヤートである。 11……パルス発生回路、121〜12n……データシフト用フ
リツプフロツプ、131〜13n……選択回路、141〜14n……
フリツプフロツプ。
第１図の各部のタイムチヤート、第３図は従来回路の一
例を示すブロツク図、第４図は第３図の各部のタイムチ
ヤートである。 11……パルス発生回路、121〜12n……データシフト用フ
リツプフロツプ、131〜13n……選択回路、141〜14n……
フリツプフロツプ。
Claims (1)
- 【請求項１】データを1:n（ただし、ｎは任意の整数）
にシリアル／パラレル変換するシリアル／パラレル変換
回路において、 入力クロックよりデータ１ビット幅のシリアル／パラレ
ル変換用読み出しパルスを生成するパルス発生回路と、 入力データをシフトさせるための第１〜第ｎのデータシ
フト用フリップフロップと、 この第１〜第ｎのデータシフト用フリップフロップより
出力される１ビットずつ位相のずれた第１〜第ｎのデー
タより、前記パルス発生回路により出力されるシリアル
／パラレル変換用読み出しパルスと同位相のビットを選
択し、次の読み出しパルスが来るまでその値を保持させ
るための第１〜第ｎの選択回路及び第１〜第ｎのデータ
読み出し用フリップフロップとを備え、 前記第１〜第ｎの選択回路が反転回路と第１〜第３のナ
ンド回路とから構成され、 前記第１〜第ｎの選択回路の第３のナンド回路の出力が
前記第１〜第ｎのデータ読み出し用フリップフロップの
データ入力端に接続され、 前記第１〜第ｎのデータ読み出し用フリップフロップの
Ｑ出力が前記第１〜第ｎの選択回路の第２のナンド回路
の入力側の一端に接続され、 前記パルス発生回路への入力クロックが前記第１〜第ｎ
のデータ読み出し用フリップフロップのクロック入力に
分岐して与えられ、 前記第１〜第ｎのデータシフト用フリップフロップのＱ
出力が前記第１〜第ｎの選択回路の第１のナンド回路の
入力側の一端に接続され、 前記パルス発生回路の出力が前記第１〜第ｎの選択回路
の反転回路の入力側および第１のナンド回路の入力側の
他端に接続され、 前記第１〜第ｎの選択回路において、その反転回路の出
力と第２のナンド回路の入力側の他端とが接続され、そ
の第１のナンド回路の出力と第３のナンド回路の入力側
の一端とが接続され、その第２のナンド回路の出力と第
３のナンド回路の入力側の他端とが接続されている ことを特徴とするシリアル／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053667A JP2536135B2 (ja) | 1989-03-08 | 1989-03-08 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053667A JP2536135B2 (ja) | 1989-03-08 | 1989-03-08 | シリアル／パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234516A JPH02234516A (ja) | 1990-09-17 |
| JP2536135B2 true JP2536135B2 (ja) | 1996-09-18 |
Family
ID=12949198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053667A Expired - Lifetime JP2536135B2 (ja) | 1989-03-08 | 1989-03-08 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169260A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 直並列変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248312A (ja) * | 1986-04-21 | 1987-10-29 | Nec Corp | 直列並列変換回路 |
-
1989
- 1989-03-08 JP JP1053667A patent/JP2536135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02234516A (ja) | 1990-09-17 |
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