JPS63176021A - 直列並列変換回路 - Google Patents
直列並列変換回路Info
- Publication number
- JPS63176021A JPS63176021A JP756287A JP756287A JPS63176021A JP S63176021 A JPS63176021 A JP S63176021A JP 756287 A JP756287 A JP 756287A JP 756287 A JP756287 A JP 756287A JP S63176021 A JPS63176021 A JP S63176021A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- input
- selector
- arithmetic circuit
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 7
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路に関し、特に直列並列変換
回路に関する。
回路に関する。
従来の直列並列変換回路には、フリップフロップ（以下
“Ｆ Ｆ ”で示す）で構成されるシフトレジスタが使
用されている。また通常ＦＦにはＤ型ＦＦが使用される
ので、以降の説明はＤ型ＦＦで行なうが、Ｄ型態外のＦ
Ｆによるシフトレジスタでも同様である。
“Ｆ Ｆ ”で示す）で構成されるシフトレジスタが使
用されている。また通常ＦＦにはＤ型ＦＦが使用される
ので、以降の説明はＤ型ＦＦで行なうが、Ｄ型態外のＦ
Ｆによるシフトレジスタでも同様である。
従来の技術について４ビツトの直列並列変換回路を例に
とって説明する。
とって説明する。
従来この種の直列並列変換回路を第４図に示す。Ｄ型Ｆ
Ｆ４１ａ 、４１ｂ 、４１ｃ 、４１ｄからの並列出
力Ｑ１〜Ｑ４の状態を定めるのに、直列入力として１〜
４個のデータと、このデータと同じ数のクロックパルス
を入力する必要がある。
Ｆ４１ａ 、４１ｂ 、４１ｃ 、４１ｄからの並列出
力Ｑ１〜Ｑ４の状態を定めるのに、直列入力として１〜
４個のデータと、このデータと同じ数のクロックパルス
を入力する必要がある。
すなわち、クロックパルスを入力する前の並列比力Ｑ１
〜Ｑ４の状態をＱ１〜Ｑ ４”’、クロックパルスをｍ
個入力した後に並列出力Ｑ１〜Ｑ４の状態をＱ？″′〜
Ｑｒ２にしたいとすれば、以下に示す条件１を満足すれ
ば１個のデータを入力すればよい。
〜Ｑ４の状態をＱ１〜Ｑ ４”’、クロックパルスをｍ
個入力した後に並列出力Ｑ１〜Ｑ４の状態をＱ？″′〜
Ｑｒ２にしたいとすれば、以下に示す条件１を満足すれ
ば１個のデータを入力すればよい。
同様に条件２９条件３では、それぞれ２個、３個のデー
タを入力すればよいが、条件１〜条件３を満足しない場
合は、４個のデータを入力する必要がある。
タを入力すればよいが、条件１〜条件３を満足しない場
合は、４個のデータを入力する必要がある。
条件１ 、 Ｑｎ ＝Ｑ’：”−ｔ （但しｎ＝２．３
．４）条（＋２− Ｑｎ＝Ｑｆｌ−２（但しｎ＝３．４
）条件３− Ｑｆｉ＝Ｑ−−３（但しｎ＝４）以上の結
果より、並列出力Ｑ１〜Ｑ４の１６通り全ての状態を作
るには、初期設定に４個のデータとクロックパルスを入
力し、残りの１５通りの状態を乍るには、少なくとも１
５個のデータとクロックパルスを入力する必要があり、
合計で少なくとも１９個のデータとクロックパルスを入
力しなければならない。
．４）条（＋２− Ｑｎ＝Ｑｆｌ−２（但しｎ＝３．４
）条件３− Ｑｆｉ＝Ｑ−−３（但しｎ＝４）以上の結
果より、並列出力Ｑ１〜Ｑ４の１６通り全ての状態を作
るには、初期設定に４個のデータとクロックパルスを入
力し、残りの１５通りの状態を乍るには、少なくとも１
５個のデータとクロックパルスを入力する必要があり、
合計で少なくとも１９個のデータとクロックパルスを入
力しなければならない。
次にクロックパルスを使用しない従来例を第５図に示す
。直列入力として１６通りのデータを入力するとともに
、並列出力Ｑ１〜Ｑ４の同数の並列入力とセレクタ５２
ａ 、５２ｂ 、５２ｃ 。
。直列入力として１６通りのデータを入力するとともに
、並列出力Ｑ１〜Ｑ４の同数の並列入力とセレクタ５２
ａ 、５２ｂ 、５２ｃ 。
５２ｄが必要となる。なお、５１ａ 、５２ｂ 。
５２ｃ 、５２ｄはＤ型ＦＦである。
上述し従来の直列並列変換回路は、並列出力のすべての
状態を作り出すためには、並列出力に対応するデータを
入力しなければならない。
状態を作り出すためには、並列出力に対応するデータを
入力しなければならない。
特に、並列出力をすべて状態をとりうるデータを出力し
、並列出力に接続された演算回路、制御回路等の動作試
験を行なう場合に、並列出力の数が多くなる程、外部か
ら入力するデータが多くなり、試験装置が複雑になる欠
点がある。
、並列出力に接続された演算回路、制御回路等の動作試
験を行なう場合に、並列出力の数が多くなる程、外部か
ら入力するデータが多くなり、試験装置が複雑になる欠
点がある。
本発明の直列並列変換回路は、ｎ段（ｎは２以上の自然
数）のシフトレジスタと、前記シフトレジスタの並列出
力を入力して演算する演算回路と、前記シフトレジスタ
の入力にセレクタを有し、前記セレクタにより前記演算
回路の出力をシフトレジスタへ入力しＭ系列発生器とし
て動作することを特徴とする。
数）のシフトレジスタと、前記シフトレジスタの並列出
力を入力して演算する演算回路と、前記シフトレジスタ
の入力にセレクタを有し、前記セレクタにより前記演算
回路の出力をシフトレジスタへ入力しＭ系列発生器とし
て動作することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。シフ
トレジスタｌＯは、ｎ個のＦＦで構成されており、クロ
ック入力を与えられて、その並列出力Ｑ１〜Ｑｎを演算
回路１３に入力し、セレクタ１２は、切換入力により直
列入力と演算回路１３の出力とを選択してシフトレジス
タ１０へ入力する。
トレジスタｌＯは、ｎ個のＦＦで構成されており、クロ
ック入力を与えられて、その並列出力Ｑ１〜Ｑｎを演算
回路１３に入力し、セレクタ１２は、切換入力により直
列入力と演算回路１３の出力とを選択してシフトレジス
タ１０へ入力する。
まず切換入力によりセレクタ１２を介して直列入力をシ
フトレジスタ１０に入力することにより第４図に示す従
来の直列並列変換回路と同一の動作をさせる。
フトレジスタ１０に入力することにより第４図に示す従
来の直列並列変換回路と同一の動作をさせる。
次に切換入力により、セレクタ１２を介して演算回路１
３の出力をシフトレジスタ１０に入力することによりｎ
段のシフトレジスタ系列の発生器となる。ここで演算回
路１３は、シフ）・レジスタ１０の段数ｎに合わせて、
ｎ段のＭ系列発生器となる様に、回路を構成する。Ｍ系
列及びＭ系列発世紀とは、ｎ段のシフトレジスタ系列か
ら得られる周期が（２−１）のシフトレジスタ系列及び
その発生器であり、詳細は「符号理論」３版昭晃堂１２
８〜１２９ページ（以下文献１と記す〉及び雑誌ｒｂｉ
ｔ」１９７５．２．Ｖｏｌ、７゜Ｎｏ２．２６〜３５ベ
ージ（以下文献２と記す）に述べられている。
３の出力をシフトレジスタ１０に入力することによりｎ
段のシフトレジスタ系列の発生器となる。ここで演算回
路１３は、シフ）・レジスタ１０の段数ｎに合わせて、
ｎ段のＭ系列発生器となる様に、回路を構成する。Ｍ系
列及びＭ系列発世紀とは、ｎ段のシフトレジスタ系列か
ら得られる周期が（２−１）のシフトレジスタ系列及び
その発生器であり、詳細は「符号理論」３版昭晃堂１２
８〜１２９ページ（以下文献１と記す〉及び雑誌ｒｂｉ
ｔ」１９７５．２．Ｖｏｌ、７゜Ｎｏ２．２６〜３５ベ
ージ（以下文献２と記す）に述べられている。
ここで演算回路１３はにビット（２≦に≦ｎ）の２を法
とする加算を行なうので、ｋ−１個の排他的論理和（Ｅ
ｘｌｕｓｉｖｅＯＲ１以下ＥＯＲと略す）回路で構成す
ることができる。
とする加算を行なうので、ｋ−１個の排他的論理和（Ｅ
ｘｌｕｓｉｖｅＯＲ１以下ＥＯＲと略す）回路で構成す
ることができる。
文献２の３１ページに述べられている性質Ｍ１によれば
、ｎ段のＭ系列は周期２−１となり、すべて０のパター
ンを除いて、１周期内に長さｎのあらゆるパターンを含
んでいる。
、ｎ段のＭ系列は周期２−１となり、すべて０のパター
ンを除いて、１周期内に長さｎのあらゆるパターンを含
んでいる。
すなわち、すべて０のパターンの設定にｎ個のクロック
パルスと、１段目に１を設定するために１個のクロック
パルスと、切換入力によりＭ系列発生器として（２−１
）個のクロックパルスによりｎビットの並列出力のすべ
て組合せを作り出すことができる。この場合のタロツク
パルスは、ル （２−ｎ）個である。
パルスと、１段目に１を設定するために１個のクロック
パルスと、切換入力によりＭ系列発生器として（２−１
）個のクロックパルスによりｎビットの並列出力のすべ
て組合せを作り出すことができる。この場合のタロツク
パルスは、ル （２−ｎ）個である。
第２図は、第１図の実施例においてｎを４とした場合の
回路図であり、シフトレジスタ２０とセレクタ２２と演
算回路２３とで構成される４ビツトの直列並列変換回路
である。シフトレジスタ２０は、４個のＤ型ＦＦ２１ａ
〜２１ｄで構成され、演算回路２３は１個のＥＯＲ回
路で構成されている。
回路図であり、シフトレジスタ２０とセレクタ２２と演
算回路２３とで構成される４ビツトの直列並列変換回路
である。シフトレジスタ２０は、４個のＤ型ＦＦ２１ａ
〜２１ｄで構成され、演算回路２３は１個のＥＯＲ回
路で構成されている。
第３図は、並列出力が４ビツトの場合の本発明の他の実
施例の回路図であり、シフトレジスタ３０と、セレクタ
３２と演算回路３３とで構成される４ビツトの直列並列
変換回路であり、シフトレジスタ３０がセットリセット
付り型ＦＦ３１ａ〜３１ｄ″Ｃ−構成されている以外は
第１図の実施例と同じである。
施例の回路図であり、シフトレジスタ３０と、セレクタ
３２と演算回路３３とで構成される４ビツトの直列並列
変換回路であり、シフトレジスタ３０がセットリセット
付り型ＦＦ３１ａ〜３１ｄ″Ｃ−構成されている以外は
第１図の実施例と同じである。
この実施例では、セットリセット付り型ＦＦでシフトレ
ジスタが構成されているため、すべて１のパターン、す
べてＯのパターンは、それぞれセット入力、リセット入
力より設定することができ、その分クロックパルスが少
なくて済む利点がある。同様にセット付り型ＦＦ、リセ
ット付り型ＦＦの場合は、それぞれすべて１のパターン
、すべてＯのパターンを設定することができる。
ジスタが構成されているため、すべて１のパターン、す
べてＯのパターンは、それぞれセット入力、リセット入
力より設定することができ、その分クロックパルスが少
なくて済む利点がある。同様にセット付り型ＦＦ、リセ
ット付り型ＦＦの場合は、それぞれすべて１のパターン
、すべてＯのパターンを設定することができる。
以上説明したように本発明は、シフトレジスタの入力に
セレクタを接続し、切換久方によりセレクタを切換えて
演算回路の出力をシフＩ・レジスタへ入力することでＭ
系列発生器を構成することにより、少ないデータ入力に
より、並列出力の状慧をすべて作ることができ、試験装
置を簡易にすることができる効果がある。
セレクタを接続し、切換久方によりセレクタを切換えて
演算回路の出力をシフＩ・レジスタへ入力することでＭ
系列発生器を構成することにより、少ないデータ入力に
より、並列出力の状慧をすべて作ることができ、試験装
置を簡易にすることができる効果がある。
第１図は、第２図は本発明の一実施例のブロック図２回
路図、第３図は本発明の他の実施例の回路図、第４図、
第５図は従来例の回路図である。 １０．２０．３０・・・シフトレジスタ、２１ａ〜２１
ｄ 、４１ａ 〜４１ｄ 、５１ａ 〜５１ｄ −・Ｄ
型フリップフロップ、３１ａ〜３１ｄ・・・セットリセ
ット付り型フリップフロップ、１２，２２゜３２．５２
ａ 〜５２ｄ −セレクター１３ 、、２３ 。 ３３・・・演算回路。 代理人 弁理士 内 原 晋ｆ、１・ゝぐ 箭１回
路図、第３図は本発明の他の実施例の回路図、第４図、
第５図は従来例の回路図である。 １０．２０．３０・・・シフトレジスタ、２１ａ〜２１
ｄ 、４１ａ 〜４１ｄ 、５１ａ 〜５１ｄ −・Ｄ
型フリップフロップ、３１ａ〜３１ｄ・・・セットリセ
ット付り型フリップフロップ、１２，２２゜３２．５２
ａ 〜５２ｄ −セレクター１３ 、、２３ 。 ３３・・・演算回路。 代理人 弁理士 内 原 晋ｆ、１・ゝぐ 箭１回
Claims (1)
- ｎ段（ｎは２以上の自然数）のシフトレジスタと、前記
シフトレジスタの並列出力を入力して演算する演算回路
と、前記シフトレジスタの入力にセレクタを有し、前記
セレクタにより前記演算回路の出力をシフトレジスタへ
入力しＭ系列発生器として動作することを特徴とする直
列並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP756287A JPS63176021A (ja) | 1987-01-16 | 1987-01-16 | 直列並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP756287A JPS63176021A (ja) | 1987-01-16 | 1987-01-16 | 直列並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63176021A true JPS63176021A (ja) | 1988-07-20 |
Family
ID=11669242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP756287A Pending JPS63176021A (ja) | 1987-01-16 | 1987-01-16 | 直列並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63176021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154214A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | ディジタル信号処理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983243A (ja) * | 1982-11-02 | 1984-05-14 | Matsushita Electric Ind Co Ltd | シリアルデ−タ入力装置 |
| JPS60217441A (ja) * | 1984-04-12 | 1985-10-31 | Toshiba Corp | 論理回路装置 |
-
1987
- 1987-01-16 JP JP756287A patent/JPS63176021A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5983243A (ja) * | 1982-11-02 | 1984-05-14 | Matsushita Electric Ind Co Ltd | シリアルデ−タ入力装置 |
| JPS60217441A (ja) * | 1984-04-12 | 1985-10-31 | Toshiba Corp | 論理回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154214A (ja) * | 1993-11-26 | 1995-06-16 | Nec Corp | ディジタル信号処理回路 |
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