JPS60217441A - 論理回路装置 - Google Patents
論理回路装置Info
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- JPS60217441A JPS60217441A JP59071752A JP7175284A JPS60217441A JP S60217441 A JPS60217441 A JP S60217441A JP 59071752 A JP59071752 A JP 59071752A JP 7175284 A JP7175284 A JP 7175284A JP S60217441 A JPS60217441 A JP S60217441A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、疑似乱数発生回路を入力部におき、その回路
の出力データを診断データとすることにより診断を行う
論理回路装置に関する。
の出力データを診断データとすることにより診断を行う
論理回路装置に関する。
近年、回路技術の進歩はめざましく、種々の論理回路装
置を多数組合せた大規模回路システムが実現している。
置を多数組合せた大規模回路システムが実現している。
このような論理回路装置を個別に診断する方法として、
入力端子部分に疑似乱数発生回路と、入力端子か疑似乱
数発生回路かを選択する選択回路をもうけ、診断時には
、疑似乱数発生回路により発生した疑似乱数テストデー
タな、入力データとして用いて診断する方法がある。
入力端子部分に疑似乱数発生回路と、入力端子か疑似乱
数発生回路かを選択する選択回路をもうけ、診断時には
、疑似乱数発生回路により発生した疑似乱数テストデー
タな、入力データとして用いて診断する方法がある。
ところが、この方法だと、疑似乱数発生回路の全ての出
力ビット、つまり、疑似乱数テストデータの各ビットに
おいて、１になる確率、あるいは０になる確率は、おお
よそ５０％になる。従って、入力端子のひとつであるシ
ステムクリア端子も、対応する疑似乱数発生回路の出力
ビットは５０％の確率で１になる。つまり、診断時、入
力データとして、疑似乱数発生回路の出力を用いると、
２回に１回は、システムクリアされることになる。一般
的に、システムクリアのテストは１回やれば充分なので
、２回目以降のシステムクリアのテストは無駄になる。
力ビット、つまり、疑似乱数テストデータの各ビットに
おいて、１になる確率、あるいは０になる確率は、おお
よそ５０％になる。従って、入力端子のひとつであるシ
ステムクリア端子も、対応する疑似乱数発生回路の出力
ビットは５０％の確率で１になる。つまり、診断時、入
力データとして、疑似乱数発生回路の出力を用いると、
２回に１回は、システムクリアされることになる。一般
的に、システムクリアのテストは１回やれば充分なので
、２回目以降のシステムクリアのテストは無駄になる。
つ祉り、診断時間の半分は、システムクリアのテストに
割り当てられるため、必要十分な診断を行うのに、時間
は倍かかるという問題が生ずる。
割り当てられるため、必要十分な診断を行うのに、時間
は倍かかるという問題が生ずる。
さらに、内部のフリップフロップは、クリアされた状態
か、あるいは、そこから数回テストした後の状態なので
、フリップフロップの状態は限られてしまい、充分なテ
ストができない。たとえば、４ピツトのカウンタにおい
て、このカウンタを診断する時、１６回連続してクリア
されない場合に、初めて診断できたことになる。それが
発生する確率は非常に少なく、２１６＝ ６５５８６回
（二１回である。
か、あるいは、そこから数回テストした後の状態なので
、フリップフロップの状態は限られてしまい、充分なテ
ストができない。たとえば、４ピツトのカウンタにおい
て、このカウンタを診断する時、１６回連続してクリア
されない場合に、初めて診断できたことになる。それが
発生する確率は非常に少なく、２１６＝ ６５５８６回
（二１回である。
もし診断時に、必ず１５回以下でクリアが１になるとす
れば、”１４”から１５”へのカウントアツプをテスト
せずにテストを終えてしまうことになる。
れば、”１４”から１５”へのカウントアツプをテスト
せずにテストを終えてしまうことになる。
その結果、不良箇所（“１４”から１５″へのカウント
アツプ機能が不良）があるのに検出されず、良品と誤診
断されるという問題が生ずる。
アツプ機能が不良）があるのに検出されず、良品と誤診
断されるという問題が生ずる。
あるいは、論理回路装置には、不正な入力データという
のがある。たとえば、十進数のデータ（（００００）２
〜（１００１）２ ）を入力する入力端子では、（１０
１０）２〜（１１１１）ｔが不正な入力データとなる。
のがある。たとえば、十進数のデータ（（００００）２
〜（１００１）２ ）を入力する入力端子では、（１０
１０）２〜（１１１１）ｔが不正な入力データとなる。
疑似乱数発生回路は、不正な入力データを発生する可能
性があり、それにより問題が生ずる。
性があり、それにより問題が生ずる。
また、人力データには、テストした結果が不定になるも
のがある。たとえば、フリップフロップのセット端子と
リセット端子が共（＝１だと、テスト結果はＯにも１に
もなる。つまり、テスト結果は、０でも１でも正しいこ
とになる。これは、テスト結果を３値（０，１，０か１
）で処理するということである。あるいは、正しいテス
ト結果を２種類用意するということである。前者の場合
、テスト結果が２値にくらべて複雑になるという問題が
生ずる。後者の場合、正しいテスト結果のデータが倍加
するという問題が生ずる。
のがある。たとえば、フリップフロップのセット端子と
リセット端子が共（＝１だと、テスト結果はＯにも１に
もなる。つまり、テスト結果は、０でも１でも正しいこ
とになる。これは、テスト結果を３値（０，１，０か１
）で処理するということである。あるいは、正しいテス
ト結果を２種類用意するということである。前者の場合
、テスト結果が２値にくらべて複雑になるという問題が
生ずる。後者の場合、正しいテスト結果のデータが倍加
するという問題が生ずる。
この発明の目的は、診断時間を短縮できる論理回路装置
を提供することにある。
を提供することにある。
この発明の他の目的は、誤診断の可能性を少なくする論
理回路装置を提供することにある。
理回路装置を提供することにある。
この発明の他の目的は、不正な入力データの入力を禁止
できる論理回路装置を提供することにある。
できる論理回路装置を提供することにある。
この発明の他の目的は、テスト結果が不定になるような
入力データを禁止できる論理回路装置を提供することに
ある２゜ 〔発明の概要〕 疑似乱数発生回路の出力を入力とする組合せ回路をもう
け、前記組合せ回路の出力を診断用の入力データとする
。その上で、疑似乱数発生回路の所定のビットが、ある
特定のビットパターンだと、対応する入力データを０１
あるいは、ｌにする。
入力データを禁止できる論理回路装置を提供することに
ある２゜ 〔発明の概要〕 疑似乱数発生回路の出力を入力とする組合せ回路をもう
け、前記組合せ回路の出力を診断用の入力データとする
。その上で、疑似乱数発生回路の所定のビットが、ある
特定のビットパターンだと、対応する入力データを０１
あるいは、ｌにする。
また、疑似乱数発生回路の所定のビットが、ある特定の
ビットパターンだと、他のビットパターンに変換するこ
とにより、前記の目的を達成している。
ビットパターンだと、他のビットパターンに変換するこ
とにより、前記の目的を達成している。
本発明の実施例について図面を参照して説明する。
本発明による論理回路装置１の入力部が２である。
入力部２は、疑似乱数発生回路５と、疑似乱数発生回路
５の出力を直列に入力するシフトレジメタロと、疑似乱
数発生回路５とシフトレジスタ６との出力を入力する組
合せ回路７と、選択回路８とからなる。
５の出力を直列に入力するシフトレジメタロと、疑似乱
数発生回路５とシフトレジスタ６との出力を入力する組
合せ回路７と、選択回路８とからなる。
疑似乱数発生回路５と、シフトレジスタ６と、組合せ回
路７については、後で詳しく述べる。
路７については、後で詳しく述べる。
論理回路装置１の入力端子８の信号の本数を４０本と仮
定する。従って、論理回路装置１のデータ入力部４への
入力信号４００、即ち、選択回路８の ゛出力信号の本
数は、４０本になり、組合せ回路７の出力信号２００も
、４０本になる。
定する。従って、論理回路装置１のデータ入力部４への
入力信号４００、即ち、選択回路８の ゛出力信号の本
数は、４０本になり、組合せ回路７の出力信号２００も
、４０本になる。
また、疑似乱数発生回路５の出力信号１００Ａは、２０
本とする。シフトレジスタ６からの出力信号１００Ｂは
、６０本とする。つまり、疑似乱数テストデータは、８
０ビツトとなる。
本とする。シフトレジスタ６からの出力信号１００Ｂは
、６０本とする。つまり、疑似乱数テストデータは、８
０ビツトとなる。
選択回路８は、ＴＢ８Ｔ信号２５１が１だと組合せ回路
７の出力信号２００を選択し、０だと入力端子３からの
出力信号８００を選択する。
７の出力信号２００を選択し、０だと入力端子３からの
出力信号８００を選択する。
第２図は、疑似乱数発生回路５と、シフトレジスタ６と
、組合せ回路７の実施例を、より詳細に図示したもので
ある。
、組合せ回路７の実施例を、より詳細に図示したもので
ある。
２０個のＦ１〜Ｆ２０フリップフロップ１０１〜１２０
は、直列に接続されてシフトレジスタを形成している。
は、直列に接続されてシフトレジスタを形成している。
そして、Ｆ１フリップフロップ１０１の入力は、Ｆｌフ
リップフロップ１０３の出力と、Ｆ２０フリツプフロツ
プ１２０の出力の排他的論理和をＥＸＯＲ回路１８１で
とったものである。
リップフロップ１０３の出力と、Ｆ２０フリツプフロツ
プ１２０の出力の排他的論理和をＥＸＯＲ回路１８１で
とったものである。
Ｆ１〜Ｆ ２０フリツプフロツグ１０１〜１２０は、Ｓ
Ｆ’ＴＣＬＩ（２４２にシフトパルスが送られるたびに
、隣りのフリップフロップにシフトする。８ＦＴＣＬＫ
２４２は、シフトレジスタ６の６０個のＦ２１〜Ｆ８０
フリツプフロツプ１２１〜１８０をシフトするシフトパ
ルスでもある。
Ｆ’ＴＣＬＩ（２４２にシフトパルスが送られるたびに
、隣りのフリップフロップにシフトする。８ＦＴＣＬＫ
２４２は、シフトレジスタ６の６０個のＦ２１〜Ｆ８０
フリツプフロツプ１２１〜１８０をシフトするシフトパ
ルスでもある。
Ｆ１〜Ｆ ２０フリップフロップ１０１−１２０は、初
期値セット信号２４１が１だと、初期値がセットされる
。初期値は、たとえば、全ビット１である。
期値セット信号２４１が１だと、初期値がセットされる
。初期値は、たとえば、全ビット１である。
組合せ回路７では、Ｆ１〜Ｆ ２０フリツプフロツプ１
０１〜１２０の出力は、そのまま出力信号２０１〜２２
０として出力する。一方、Ｆ２１〜Ｆ ３０クリツプフ
ロツプ１２１〜１８０の出力は、ＡＮＤ回路１８２で論
理積がとられて、出力信号２２１に出力する。その結果
、出力信号２２１が１になる確率は、１０２４分の１と
なり、出力信号２２１を、論理回路装置１へのシステム
クリア信号とすれば、システムがクリアされる確率を非
常に少なくすることができる。
０１〜１２０の出力は、そのまま出力信号２０１〜２２
０として出力する。一方、Ｆ２１〜Ｆ ３０クリツプフ
ロツプ１２１〜１８０の出力は、ＡＮＤ回路１８２で論
理積がとられて、出力信号２２１に出力する。その結果
、出力信号２２１が１になる確率は、１０２４分の１と
なり、出力信号２２１を、論理回路装置１へのシステム
クリア信号とすれば、システムがクリアされる確率を非
常に少なくすることができる。
Ｆ ３１ 、 、 Ｆ ３２フリップフロップ１８１．
１８２の出力は、ＮＡＮＤ回路１８５の出力と論理積を
ＡＮＤ回路１８３゜１８４でとり、それから出力信号２
２２．２２８に出力している。これに−より、Ｆ３１．
Ｆ３２フリツプフロツプ１８１，１１２が共に１でも
、それらからの出力信号２２２、２２８は共に０になる
。Ｆ３１．Ｆ３２フリツプフロツプ１８１．１３２のこ
れ以外の組合せでも、出力信号２２２と、２２８は、共
に１になることはない。この結果、出力信号２２２．２
２８は、内部のフリップフロップ（図示してはいない）
のセット端子とリセット端子に接続すると、これらが共
に１になることがないため、０と１のいずれも正しいと
判断する必要がなくなる。
１８２の出力は、ＮＡＮＤ回路１８５の出力と論理積を
ＡＮＤ回路１８３゜１８４でとり、それから出力信号２
２２．２２８に出力している。これに−より、Ｆ３１．
Ｆ３２フリツプフロツプ１８１，１１２が共に１でも
、それらからの出力信号２２２、２２８は共に０になる
。Ｆ３１．Ｆ３２フリツプフロツプ１８１．１３２のこ
れ以外の組合せでも、出力信号２２２と、２２８は、共
に１になることはない。この結果、出力信号２２２．２
２８は、内部のフリップフロップ（図示してはいない）
のセット端子とリセット端子に接続すると、これらが共
に１になることがないため、０と１のいずれも正しいと
判断する必要がなくなる。
出力信号２２４は、Ｆ３３フリツプフロツプ１３８の出
力と、Ｆ３４．Ｆ３５フリップフロップ１．９４．１．
９５の出力の否定との論理積をＮＯＴ回路１８７．１８
８とＡＮＤ回路１８６でとったものであるっ 出力信号２２４〜２２７を十進数の入力端子（ＭＯＢが
２２４）に対応させるとすると、この出力信号２２４〜
２２７が（１０１０）２〜（１１１１）２となると、不
正データとなる。しかしながら、後で説明するように、
ＡＮＤ回路１８６と、ＮＯＴ回路１８７．１．８８によ
り、この不正データは阻止することができる。
力と、Ｆ３４．Ｆ３５フリップフロップ１．９４．１．
９５の出力の否定との論理積をＮＯＴ回路１８７．１８
８とＡＮＤ回路１８６でとったものであるっ 出力信号２２４〜２２７を十進数の入力端子（ＭＯＢが
２２４）に対応させるとすると、この出力信号２２４〜
２２７が（１０１０）２〜（１１１１）２となると、不
正データとなる。しかしながら、後で説明するように、
ＡＮＤ回路１８６と、ＮＯＴ回路１８７．１．８８によ
り、この不正データは阻止することができる。
第８図は、１回目のテスト時の、Ｆｌ〜Ｆ８０フリップ
フロップ１０１〜１８０の出力である。つまり、初期値
セット信号２４１が１になり、８０個のシフトパルスを
送った後の状態である。これが、１回目の疑似乱数テス
トデータとなる。
フロップ１０１〜１８０の出力である。つまり、初期値
セット信号２４１が１になり、８０個のシフトパルスを
送った後の状態である。これが、１回目の疑似乱数テス
トデータとなる。
第４図は、他の実施例における組合せ回路７の一部であ
る。
る。
１８２ＡはＡＮＤ回路、１９１〜１９７はＮＯＴ回路で
ある。ＡＮＤ回路１８２Ａの出力信号２２１人は、第２
図の出力信号２２１と対応している。
ある。ＡＮＤ回路１８２Ａの出力信号２２１人は、第２
図の出力信号２２１と対応している。
コノ回路では、Ｆ２１〜Ｆ ３０フリツプフロツプ１２
１〜１３０が（０００１０１００１０）ｚの時にのみ、
出力信号２２１Ａが１になり、この時のみ、システムク
リア信号が１を発生するように組合せ回路７を構成する
こともできる。
１〜１３０が（０００１０１００１０）ｚの時にのみ、
出力信号２２１Ａが１になり、この時のみ、システムク
リア信号が１を発生するように組合せ回路７を構成する
こともできる。
本実施例による診断について説明する。
まず最初に、ＴＥＮＴ信号２５１を１にして、組合せ回
路７の出力信号２００を選択させる。そして、初期値セ
ット信号２４１を１にする。これにより疑似乱数発生口
￥８５内のＦ１〜Ｆ ２０フリツグフロツプ１０１〜１
２０は全て１になる。
路７の出力信号２００を選択させる。そして、初期値セ
ット信号２４１を１にする。これにより疑似乱数発生口
￥８５内のＦ１〜Ｆ ２０フリツグフロツプ１０１〜１
２０は全て１になる。
次に、５ＦＴＣＬＫ２４２にシフトパルスを１個送る。
すると、Ｆエフリップフロップ１０１はＯになり、それ
以外のＦ２〜Ｆ ２０フリツプフロツプ１０２〜１２０
と、Ｆ２１フリツプフロツプ１２１は１になる。
以外のＦ２〜Ｆ ２０フリツプフロツプ１０２〜１２０
と、Ｆ２１フリツプフロツプ１２１は１になる。
引続き、８ Ｆ Ｔ ＣＬ Ｋ ２４２からシフトノ（
ルスを１個送ると、Ｆ１フリップフロッグ１０１と、Ｆ
２フリップフロッグ１０２は０になり、それ以降のＦ８
〜Ｆ ２０ソリツブフロツプｉｏａ〜１２０と、Ｆ’２
１．Ｆ２２フリップフロップ１２１．１２２はｌになる
。この後、７８個のシフトパルスを８ＦＴＣＬＫ２４２
から送る。すると、Ｆｌ〜Ｆ８０フリップフロップ１０
１〜１８０に、第８図に示した１回目の疑似乱数テスト
データがセットされたことになる。
ルスを１個送ると、Ｆ１フリップフロッグ１０１と、Ｆ
２フリップフロッグ１０２は０になり、それ以降のＦ８
〜Ｆ ２０ソリツブフロツプｉｏａ〜１２０と、Ｆ’２
１．Ｆ２２フリップフロップ１２１．１２２はｌになる
。この後、７８個のシフトパルスを８ＦＴＣＬＫ２４２
から送る。すると、Ｆｌ〜Ｆ８０フリップフロップ１０
１〜１８０に、第８図に示した１回目の疑似乱数テスト
データがセットされたことになる。
このデータを入力とする組合せ回１烙７の出力２００が
、論理回路装置１の本体（二対する人力データとなって
、１回目のテストを実行する。
、論理回路装置１の本体（二対する人力データとなって
、１回目のテストを実行する。
たとえば、出力信号２２１（＝システムクリア信号）は
Ｏとなり、システムクリアされたことにはならない。
Ｏとなり、システムクリアされたことにはならない。
また、Ｆ３１．Ｆ３２フリツプフロツプ１８１．１８２
は、共に１であるが、出力信＄ ２２２．２２８は、共
Ｚ二〇となる。Ｆ３１．Ｆ３２フリツプフロツプ１３１
．１８２の出力を、そのまま内部フリップフロップのセ
ット、リセット端子の入力データとすれば、共に１にな
るので、正しいテスト結果が２種類できるが、ＮＡＮＤ
回路１８５と、ＡＮＤ回路１８１．１８４により、Ｆ３
１．Ｆ３２７リツププロツプ１８１．［２がどのような
場合でも、出力信号２３１．２８２は共に１になること
はなく、そのような場合を避けることができる。
は、共に１であるが、出力信＄ ２２２．２２８は、共
Ｚ二〇となる。Ｆ３１．Ｆ３２フリツプフロツプ１３１
．１８２の出力を、そのまま内部フリップフロップのセ
ット、リセット端子の入力データとすれば、共に１にな
るので、正しいテスト結果が２種類できるが、ＮＡＮＤ
回路１８５と、ＡＮＤ回路１８１．１８４により、Ｆ３
１．Ｆ３２７リツププロツプ１８１．［２がどのような
場合でも、出力信号２３１．２８２は共に１になること
はなく、そのような場合を避けることができる。
十進データとじて用いられる出力信号２２４〜２２７に
ついて、次に説明する。この回のテストでは、Ｆ ３３
〜Ｆ３６フリツプフロツプ１３３〜１８６の値は、（０
１０１）２なので、十進数としては不正ではなく、出力
信号２２４〜２２７にそのまま出力される。゛２回目の
テストは、１回目のテスト結果を検証して正しいと確認
した後、続けて行われる。即ち、８０個のシフトパルス
を８ＦＴＣＬＫ２４２から送り込まれ、この結果の疑似
乱数テストデータは、図示してはいないが、１回目のそ
れとは異なるテストデータとなる。この時、Ｆ３３〜Ｆ
３６フリツプフロツプ１８８〜１８６の値は、（ｌｏ
ｔｔ）２となる。この値は、十進数を表現するにあたっ
ては不正な入力データである。しかし、ＡＮＤ回路１８
６と、ＮＯＴ回路１８７．１８８により、出力信号２２
４〜２２７は（’００１１）２になり、不正な値ではな
く論理回路装置１は、この値を入力データとしてテスト
することになる。
ついて、次に説明する。この回のテストでは、Ｆ ３３
〜Ｆ３６フリツプフロツプ１３３〜１８６の値は、（０
１０１）２なので、十進数としては不正ではなく、出力
信号２２４〜２２７にそのまま出力される。゛２回目の
テストは、１回目のテスト結果を検証して正しいと確認
した後、続けて行われる。即ち、８０個のシフトパルス
を８ＦＴＣＬＫ２４２から送り込まれ、この結果の疑似
乱数テストデータは、図示してはいないが、１回目のそ
れとは異なるテストデータとなる。この時、Ｆ３３〜Ｆ
３６フリツプフロツプ１８８〜１８６の値は、（ｌｏ
ｔｔ）２となる。この値は、十進数を表現するにあたっ
ては不正な入力データである。しかし、ＡＮＤ回路１８
６と、ＮＯＴ回路１８７．１８８により、出力信号２２
４〜２２７は（’００１１）２になり、不正な値ではな
く論理回路装置１は、この値を入力データとしてテスト
することになる。
３回目以降のテストについても、１回テストするたびに
、Ｓ Ｆ Ｔ ＣＬ Ｋ ２４２から８０個のシフトノ
くルスを送り、新しい疑似乱数テストデータなセットさ
せる。これを繰返すことにより、テストを行う。
、Ｓ Ｆ Ｔ ＣＬ Ｋ ２４２から８０個のシフトノ
くルスを送り、新しい疑似乱数テストデータなセットさ
せる。これを繰返すことにより、テストを行う。
そして、この間に、全てのテスト結果が期待値と一致し
ていれば、良品と判断する。一方、一度でも、テスト結
果が期待値と異なれば、不良品として処分する。
ていれば、良品と判断する。一方、一度でも、テスト結
果が期待値と異なれば、不良品として処分する。
第４図に示した本発明の他の実施例について説明する。
＄４図のＮＯＴ回路１９１〜１９７と、ＡＮＤ回路１８
２人を用いれば、１回目のテストでＦ２１〜Ｆ ３０フ
リツプフロツプ１２１〜１３０が（０００１０１００１
０）２であるから、システムクリア信号２２１Ｎが１に
なり、システムクリアをかけることができる。
２人を用いれば、１回目のテストでＦ２１〜Ｆ ３０フ
リツプフロツプ１２１〜１３０が（０００１０１００１
０）２であるから、システムクリア信号２２１Ｎが１に
なり、システムクリアをかけることができる。
論理回路装置１が、システムクリア信号を１回目のテス
トで１にしないと診断できない場合は、第４図の回路を
もちいればよい。そうでない場合は、第２図のままの回
路でよい。
トで１にしないと診断できない場合は、第４図の回路を
もちいればよい。そうでない場合は、第２図のままの回
路でよい。
以上、本発明に°よれば、システムクリア信号等の一部
の信号に対しては、その入力データ力ＳＩ＋＝なる確率
を小さくできる（本発明の実施例では、１０２４分の１
）。そこで、システムクリアのテストを少なくすること
ができる。これにより、診断時間を短縮することができ
る。また、システムクリアが１になる確率が小さいので
、内部の全部のフリップフロップが０にクリアされる確
率が少なくなる。ということは、内部のフリップフロッ
プのとる状態が種々さまざまにな（八より多くの状態に
対して診断できることになる。これにより、誤診断の可
能性を少なくすることができる。
の信号に対しては、その入力データ力ＳＩ＋＝なる確率
を小さくできる（本発明の実施例では、１０２４分の１
）。そこで、システムクリアのテストを少なくすること
ができる。これにより、診断時間を短縮することができ
る。また、システムクリアが１になる確率が小さいので
、内部の全部のフリップフロップが０にクリアされる確
率が少なくなる。ということは、内部のフリップフロッ
プのとる状態が種々さまざまにな（八より多くの状態に
対して診断できることになる。これにより、誤診断の可
能性を少なくすることができる。
また、不正な入力データを禁止することができる。これ
により、全ての入力データが有効になり、より多くの入
力データに対してテストできる。あるいは、必要十分な
入力データを提供するだめの時間を短縮することができ
、診断時間を短縮することができる。
により、全ての入力データが有効になり、より多くの入
力データに対してテストできる。あるいは、必要十分な
入力データを提供するだめの時間を短縮することができ
、診断時間を短縮することができる。
また、テスト結果が不定になるような、入力デ−タを禁
止することができる。これにより、テスト結果を８１直
（０，１，Ｏか１）で表現する必要がなくなる。あるい
は、２値にして、そのかわり、可能性のある正しいテス
ト結果を全て用意するという必要がなくなる。その結果
、テスト結果のデータを減すことができる。
止することができる。これにより、テスト結果を８１直
（０，１，Ｏか１）で表現する必要がなくなる。あるい
は、２値にして、そのかわり、可能性のある正しいテス
ト結果を全て用意するという必要がなくなる。その結果
、テスト結果のデータを減すことができる。
第１図は、本発明による論理回路装置の入力部である。
第２図は、本発明による疑似乱数テストデータを作成す
る回路の全体である。 第３図は、１回目のテストにおける、疑似乱数テストデ
ータである。 第４図は、本発明の他の実施例における組合せ回路の一
部である。 １・・・論理回路装置、２・・・論理回路装置の入力部
、３・・・論理回路装置の入力端子、４・・・論理回路
装置のデータ入力部、５・・・疑似乱数発生回路、６・
・・シフトレジスタ、７・・・組合せ回路、８・・・選
択回路っ代理人 弁理士側 近 憲 佑 （ほか１名）
第１図 ？ ｌ 第８図 第４図
る回路の全体である。 第３図は、１回目のテストにおける、疑似乱数テストデ
ータである。 第４図は、本発明の他の実施例における組合せ回路の一
部である。 １・・・論理回路装置、２・・・論理回路装置の入力部
、３・・・論理回路装置の入力端子、４・・・論理回路
装置のデータ入力部、５・・・疑似乱数発生回路、６・
・・シフトレジスタ、７・・・組合せ回路、８・・・選
択回路っ代理人 弁理士側 近 憲 佑 （ほか１名）
第１図 ？ ｌ 第８図 第４図
Claims (1)
- 【特許請求の範囲】 （１） 人力部に疑似乱数を発生させる疑似乱数発生回
路を具備し、診断時には、前記疑似乱数発生回路の出力
を選択して入力データとする論理回路装置において、前
記疑似乱数発生回路の出力を入力とする組合せ回路をも
うけ、診断時には、前記組合せ回路の出力を選択して入
力データとすることを特徴とする論理回路装置。 （２ン 前記組合せ回路は、前記疑似乱数発生回路から
の所定のビットの入力が、特定のパターンになると、前
記組合せ回路の対応するビットの出力を１、あるいは、
Ｏとすることを特徴とする特許請求の範囲第１項記載の
論理回路装置。 （３）前記組合せ回路は、前記疑似乱数発生回路からの
所定のビットの入力が、特定のパターンになると、他の
パターンに変換することを特徴とする特許請求の範囲Ｓ
１項記載の論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071752A JPS60217441A (ja) | 1984-04-12 | 1984-04-12 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071752A JPS60217441A (ja) | 1984-04-12 | 1984-04-12 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217441A true JPS60217441A (ja) | 1985-10-31 |
Family
ID=13469574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071752A Pending JPS60217441A (ja) | 1984-04-12 | 1984-04-12 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176021A (ja) * | 1987-01-16 | 1988-07-20 | Nec Corp | 直列並列変換回路 |
| JPH02176943A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | マイクロプロセッサ |
-
1984
- 1984-04-12 JP JP59071752A patent/JPS60217441A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176021A (ja) * | 1987-01-16 | 1988-07-20 | Nec Corp | 直列並列変換回路 |
| JPH02176943A (ja) * | 1988-12-28 | 1990-07-10 | Mitsubishi Electric Corp | マイクロプロセッサ |
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