JPS59161131A - 分周方式 - Google Patents
分周方式Info
- Publication number
- JPS59161131A JPS59161131A JP58035329A JP3532983A JPS59161131A JP S59161131 A JPS59161131 A JP S59161131A JP 58035329 A JP58035329 A JP 58035329A JP 3532983 A JP3532983 A JP 3532983A JP S59161131 A JPS59161131 A JP S59161131A
- Authority
- JP
- Japan
- Prior art keywords
- frequency divider
- frequency
- circuit
- pulse
- clock pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は分周回路のテスト方式に関するものである。
多数の分周器（以下Ｆ／Ｆと略記する）が縦続接続され
て成る分周回路を内蔵したＬＳＩにおいて、この分周回
路の動作をテストする場合、大きな分周比を得る大めＰ
／Ｐの数が増す共に初段のＦ／Ｆに印加する入力パルス
の数が膨大なものとかり、テストが不可能となる場合が
あった。
て成る分周回路を内蔵したＬＳＩにおいて、この分周回
路の動作をテストする場合、大きな分周比を得る大めＰ
／Ｐの数が増す共に初段のＦ／Ｆに印加する入力パルス
の数が膨大なものとかり、テストが不可能となる場合が
あった。
本発明は上述した欠点に鑑みて為されたもので、より少
ない入力パルス笑・（で分周回路の動作のテストを行な
う方法を提供するものである。
ない入力パルス笑・（で分周回路の動作のテストを行な
う方法を提供するものである。
以下図面を・参照し゛〔本発明の詳細な説明する。
第１図は従来より使用されている分局回路の一寅施例で
ある。第１図の実施例１・こ於いて、分局回路１はｎ段
Ｒ続接続されたＦ／ＦにＪ゛り構成され、各Ｆ／Ｆはリ
セット信号Ｒ，Ｂ Ｓによりリセットされる。本分周回
路は初段のＦ／Ｆに印加されたクロックパルスＣＰを１
／２ずつｎ回分周し、所望のパルスを得るものである。
ある。第１図の実施例１・こ於いて、分局回路１はｎ段
Ｒ続接続されたＦ／ＦにＪ゛り構成され、各Ｆ／Ｆはリ
セット信号Ｒ，Ｂ Ｓによりリセットされる。本分周回
路は初段のＦ／Ｆに印加されたクロックパルスＣＰを１
／２ずつｎ回分周し、所望のパルスを得るものである。
ｆｌｌえばＦ／Ｐが１５段縦続接続された場合（ｎ＝１
５）について考えると、全てのＦ／Ｆがリセットされた
後、最終段のＦ／Ｆの出力φが反転するのは、初段のＦ
／Ｆに１６３８４のクロックパルスＣＰが印加された後
である。通常、分周回路の動作テストはローレベルヨリ
ハイレベレ、ハイレベルよりローレベルへ両方のレベル
への反転をテストするので、トータル３２７８６のクロ
ックパルスＣＰを印加しなければならない。つまり前記
実施例では分周回路の動作テストｖｃ２ｎのクロックパ
ルス数を必要とする。従来、Ｆ’／Ｆの数の多い分周回
路をＬＳＩテスターで動作テストする場合、クロックパ
ルス発生用のテストパターンメモリー容量の制限、およ
びテスト時間の制限からテストが不可能となる場合があ
った。
５）について考えると、全てのＦ／Ｆがリセットされた
後、最終段のＦ／Ｆの出力φが反転するのは、初段のＦ
／Ｆに１６３８４のクロックパルスＣＰが印加された後
である。通常、分周回路の動作テストはローレベルヨリ
ハイレベレ、ハイレベルよりローレベルへ両方のレベル
への反転をテストするので、トータル３２７８６のクロ
ックパルスＣＰを印加しなければならない。つまり前記
実施例では分周回路の動作テストｖｃ２ｎのクロックパ
ルス数を必要とする。従来、Ｆ’／Ｆの数の多い分周回
路をＬＳＩテスターで動作テストする場合、クロックパ
ルス発生用のテストパターンメモリー容量の制限、およ
びテスト時間の制限からテストが不可能となる場合があ
った。
第２図に本発明の一実施例を示す。
第２丙において分周回路は３つの分周器群に分割され、
各分周器群１． ２． ３は各々１１１ 、ｎ２、ｎ３
個のＦ／Ｆにより構成されている。４，５は各々ＴＥＳ
１．−ＴＥＳ２を制御入力とする選択回路であり、クロ
ックパルスＣＰ又は前段分周器群出力のいずれかを選択
し、次段の分周器群へ伝達する。なお、第２図には図示
していないが、分周器群１． ２． ３の各出力φ１．
φ２．φ３は直接、又はマルチプレクサ−等を経た後外
部へ出力されるものである。以下に本実施例の分周回路
の動作およびテスト法を説明する。通常の使用状態では
ＴＥＳＩ、ＴＥ８２の制御信号をローレベルとすること
によりクロックパルスＣＰは分周器群１゜２．３を通し
て分周され、φ３として出力される。
各分周器群１． ２． ３は各々１１１ 、ｎ２、ｎ３
個のＦ／Ｆにより構成されている。４，５は各々ＴＥＳ
１．−ＴＥＳ２を制御入力とする選択回路であり、クロ
ックパルスＣＰ又は前段分周器群出力のいずれかを選択
し、次段の分周器群へ伝達する。なお、第２図には図示
していないが、分周器群１． ２． ３の各出力φ１．
φ２．φ３は直接、又はマルチプレクサ−等を経た後外
部へ出力されるものである。以下に本実施例の分周回路
の動作およびテスト法を説明する。通常の使用状態では
ＴＥＳＩ、ＴＥ８２の制御信号をローレベルとすること
によりクロックパルスＣＰは分周器群１゜２．３を通し
て分周され、φ３として出力される。
テスト時には’Ｉ’ＥＳ１．ＴＢＳ２をハイレベルとす
ることにより分周器群１，２．３の各初段のＦ／Ｆには
クロックパルスＣＰが印加され、る。従ってリセット信
号ＲＥＳによるＦ’／Ｆのリセット後分周器群１，２．
３で同時にクロックパルスＣＰＯ分周が開始される。こ
こで、１５個のＦ／Ｆ’を５個ずつ３つの分周器群に分
割し、第２図の構成とした場合について考えてみる。Ｔ
ＥＳｌ、ＴＢＳ２ｔハイレベルとして、Ｆ／Ｆ？ｌ）セ
ットした後クロックパルスＣＰが１６発だけ印加される
と各分周器群の出力φ１．φ２．φ３は同時にノ・イレ
ベルへ反転する。さらにクロックパルスＣＰが１６発印
加されると、同時にローレベルへ反転し、トータル３２
（＝２５ｆ）のクロックパルスを要すのみであり、第１
図の実施例に比べて大幅にクロックパルスの数を減少で
きる。つまりテストに必要なりロックパルスの数は分周
回路全体のＦ／Ｆの数でなく、各分周器群の中のＦ ／
Ｆの数に依存する。従って、分周器群１． ２． ３
の各々のＦ’／Ｆ’の数が同一でなく、ｎ １ ）ｎ
２）ｎ Ｂの関係にある場合でも、分周回路の動作テス
トに必要なり四ツクパルスの数は２ のみとなる。以上
述べたように簡単なゲートの追加により、分周回路の動
作テストに於ける大幅なテスト時間の短縮、およびテス
ターで使用するテストパターンメモリー容量の減少を図
ることができるという特長があり、分周回路を内蔵する
ＬＳＩ生産時のテストに於いて、その効率化に寄与する
ところは大である。
ることにより分周器群１，２．３の各初段のＦ／Ｆには
クロックパルスＣＰが印加され、る。従ってリセット信
号ＲＥＳによるＦ’／Ｆのリセット後分周器群１，２．
３で同時にクロックパルスＣＰＯ分周が開始される。こ
こで、１５個のＦ／Ｆ’を５個ずつ３つの分周器群に分
割し、第２図の構成とした場合について考えてみる。Ｔ
ＥＳｌ、ＴＢＳ２ｔハイレベルとして、Ｆ／Ｆ？ｌ）セ
ットした後クロックパルスＣＰが１６発だけ印加される
と各分周器群の出力φ１．φ２．φ３は同時にノ・イレ
ベルへ反転する。さらにクロックパルスＣＰが１６発印
加されると、同時にローレベルへ反転し、トータル３２
（＝２５ｆ）のクロックパルスを要すのみであり、第１
図の実施例に比べて大幅にクロックパルスの数を減少で
きる。つまりテストに必要なりロックパルスの数は分周
回路全体のＦ／Ｆの数でなく、各分周器群の中のＦ ／
Ｆの数に依存する。従って、分周器群１． ２． ３
の各々のＦ’／Ｆ’の数が同一でなく、ｎ １ ）ｎ
２）ｎ Ｂの関係にある場合でも、分周回路の動作テス
トに必要なり四ツクパルスの数は２ のみとなる。以上
述べたように簡単なゲートの追加により、分周回路の動
作テストに於ける大幅なテスト時間の短縮、およびテス
ターで使用するテストパターンメモリー容量の減少を図
ることができるという特長があり、分周回路を内蔵する
ＬＳＩ生産時のテストに於いて、その効率化に寄与する
ところは大である。
第１図は従来の実施例を示す回路図、第２図は本発明の
一実施例を示す回路図である。 １．２．３・・・・・・分局器を縦続接続して構成され
た分周器群、４，５・旧・・選択回路。
一実施例を示す回路図である。 １．２．３・・・・・・分局器を縦続接続して構成され
た分周器群、４，５・旧・・選択回路。
Claims (1)
- 入力パルスを分周するために分筒器を多数段縦続接続し
た分周回路をさらに少数段の分周器の縦続接続に分割し
、かつ分割された各５周回路の間に制御入力を有するｘ
ｎ択回路を設は制御入力の論理レベルによって、選択回
路の前段の分周回路の出力または入力パルスのいずれか
を次段の分局回路に伝達する構成としたことを特徴とす
る分周方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035329A JPS59161131A (ja) | 1983-03-04 | 1983-03-04 | 分周方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035329A JPS59161131A (ja) | 1983-03-04 | 1983-03-04 | 分周方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161131A true JPS59161131A (ja) | 1984-09-11 |
Family
ID=12438782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035329A Pending JPS59161131A (ja) | 1983-03-04 | 1983-03-04 | 分周方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| JPH07182890A (ja) * | 1991-10-30 | 1995-07-21 | Samsung Electron Co Ltd | 高速テストが可能な直列入出力メモリ装置 |
-
1983
- 1983-03-04 JP JP58035329A patent/JPS59161131A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| JPH07182890A (ja) * | 1991-10-30 | 1995-07-21 | Samsung Electron Co Ltd | 高速テストが可能な直列入出力メモリ装置 |
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