JPS63503588A - ルックアヘッドターミナルカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はカウンタに関するものであり、特にカウンタ回路網中の伝播遅延を減少 しカウンタ回路網中の一時的コンディションのため不正出力信号を除去するため のルックアヘッドターミナルカウンタに関するものである。

一般に、カウンタは一方の識別可能な状態からもう一方の識別可能な状態へ変化 できる装置である。カウンタは状態を変化し、それによっである予め決められた 数の入力パルス受信において１以上の出力信号を発生する。複数のカウンタ段階 はデジタルカウンティングを実行するためにしばしば縦続に接続される。レジス タのような構成部品は入力パルスの数あるいは所要の特定の事象の発生の数を表 すカウンタ出力信号を発生し蓄積するため用いられる。レジスタからの出力は、 レジスタ出力が予め決められた状態であるとき、たとえば全てのレジスタ出力が 、通常はターミナルカウントとして知られているある１つの状態であるとき、状 態デコード出力信号を発生させるように構成された関連する結合論理装置へ接続 されることができる。しかしながら、異なる結合論理装置が、レジスタ出力が任 意の予め決められた状態であるとき状態デコード出力信号を発生させるために用 いられ得る。

従って、以後用いられるように、信号ターミナルカウント（ＴＣ）は一般に任意 の予め決められた状態でレジスタ出力に応じて発生した状態デコード出力信号を 表すために用いられる。

カウンタは、コンピュータが結合、置換および／または大量の入力データからの 別々のデータの選択に関する問題を解決させる数学的機能を実行するために様々 に異なるタイプの結合論理装置と組合わせてコンピュータ回路網中でしばしば用 いられる。

例えば、様々なタイプの結合論理装置は別々の目標が結合され交換される様々な 方法を分析するためカウンタ回路網と内部接続される。同じ目標の反復選択のた めｎ個の別個の目標からｒ個の目標を選択することが所望される。より少ない技 術用語において、結合論理装置および関連するカウンタ回路網は大量の入力デー タをいくつかの共通の特徴を有する定義可能な群へ分類できる。このような応用 の一つは運動目標の存在を示すレーダ応答信号の成分を分離すること、または患 者の体内のガン腫の存在を表す信号成分を有する投射Ｘ線信号を分離することで ある。このような応用は典型的に数学的機能、それらの機能と入力データの結合 および結合中の予め決められた信号パターンの再発の分析を表す複雑な信号の発 生を必要とする。これらの機能を実行する回路は複雑な結合論理装置と、結合論 理装置と動作的に関連する拡張された数のカウンタを含む。

しばしばカウンタ回路網と結合論理装置とは、結合論理装置中の故障とカウンタ 回路網中の故障の間の区別が不可能であるようなテスト手続に関して分離できな い問題がある。更に、複数のカウンタ段階は、任意の故障が位置しているところ を識別することがほぼ不可能であるような大きな回路中に“埋蔵される”。加え て、このカウンタがその全ての動作サイクルを経て出力信号を発生させるため順 次連続動作され、このようなテストを実施するため必要な時間は許容しがたいほ ど長く、テスト手続から得られた情報は任意の故障の源を認める任意の識別なし に、所望されるように全ての回路網を実施するか否かの決定を簡単にするように 限定される。更に、以下に説明されるように、このようなテストはカウンタ回路 網の最終状態以外の状態で現われるかもしれない故障を必然的に識別はしない。

結果として、このような現在のテスト手続から得られた情報は少なすぎ、情報を 得るのに必要な時間は長すぎる。

デジタル処理システムにおいて利用されたカウンタのテストを容易にするため、 カウンタ回路へ多数のクロックパルスを供給し、カウンタ信号が適切な数のクロ ックパルスに応じて正確に発生するか否かを決定することが通常必要とされる。

いくつかの場合においては、カウンタ回路網のターミナルカウント出力が正しい 数のクロックパルス後に発生すること、即ちカウンタ回路網がカウンタ回路網サ イクル速度でターミナルカウント出力信号を発生させることを確かにするため十 分である。しかしながら、カウンタ回路網をよく知っている人々に理解されてい るように、ターミナルカウント出力信号のみのチェックは個々のカウンタレジス タが正確に動作していることを保障しない。個々のカウンタレジスタのこの故障 は動作していないカウンタレジスタと関連する結合論理装置からの情報の損失、 およびカウンタ回路網からの中間出力信号の損失を生じる。このような故障は、 例えば、１以上のカウンタレジスタの出力が高レベルで行詰まるところで発生し 、カウンタ回路網のターミナルカウント出力の簡単な調査によっては検出できな い。従って、１サイクル中で各クロックパルス後側々のカウンタレジスタの出力 を調査することがしばしば必要とされる。この手続は時間を消費するだけでなく 、過度の量の与えられた蓄積および比較回路をも必要とする。

複数のカウンタ段階が縦続接続されるところで、カウンタのサイクルと関連する 各クロックパルスおよびカウンタイネーブルパルス即ち回路網サイクル時間後各 カウンタレジスタの状態を予期された状態と比較するためなお一層の時間を消費 する。

設置されたカウンタレジスタと関連する故障は別として、入力信号に応じて適切 に有効状態が変化するけれども、カウンタ回路網は適切なりロックパルス後十分 迅速にターミナルカウント信号の発生を可能にすることに失敗する。このような 故障は通常レース（ｒａｃｅ）コンディションと呼ばれる。その他の故障はカウ ンタ回路網中の過渡的コンディションのためターミナルカウント信号が不適当な 時間で発生する場合に生じる。いかにしてこのような不正なターミナルカウント 信号が発生するかということの簡単な説明は本発明の更に完全な理解のために有 効であると信じられる。

前述のようにカウンタ回路網が典型的にターミナルカウント信号を発生し、カウ ンタ回路網は予め決められた数のクロックパルスにわたって連続する。各カウン タレジスタが所望された出力状態へと連続された後、カウンタ回路網の一部を形 成する論理装置は各カウンタレジスタにおける所望された状態コンディションの 存在を認め、次のクロックパルスの発生においてターミナルカウント信号の発生 を可能にする。回路構成要素における固有の伝播遅延のような要因のため、カウ ンタレジスタの出力状態が、カウンタが所望された数の入力パルスをまだ受信さ れていなかったけれどもターミナルカウンタ信号の発生を可能にする状態に簡単 になるような困難が生じる。結果として、カウンタレジスタが現在のカウントに 応じる状態へ移行することを終了する時間の前に次のクロックパルスが発生する なら、誤ったターミナルカウント信号がカウンタから発生する。

従って、カウンタおよび関連する結合論理装置の動作をテストするための改良さ れた技術を提供することに加えて、本発明はまたカウンタ伝播遅延を減少し更に 以下に完全に説明されるようにターミナルカウントに関連する誤った出力信号を 除去するための回路へ向けられている。

従って、本発明は各カウンタレジスタが全てのカウンタレジスタおよびカウンタ イネーブル回路を回路網サイクル時間に応じたクロックパルスの数にわたって連 続する必要を伴わずに別々にテストされるようなカウンタに向けられている。

本発明は更にエラーが特定のレジスタまたは特定のレジスタに関連する結合論理 装置に特定されるカウンタ回路網を提供する。本発明はまたターミナルカウント に関する伝播遅延および誤った出力信号が減少または除去され得るようなカウン タ回路網を提供する。本発明のカウンタ回路網はまたカウントモード、テストモ ード、保持モード、クリアモードおよびデータ負荷モードを含む複数のモードに おいてカウンタの動作を許容することが意図され、それによってカウンタ回路網 を更に多方面に適応させ、更にテスト可能にし、そして更に信用性のあるものと する。

発明の概要 ルックアヘッドターミナルカウンタおよびターミナルカウント信号を発生させる ための方法が明らかにされる。このカウンタは予め決められたカウンタサイクル 速度でレジスタを順次連続して動作させるためのカウンタイネーブル回路へ接続 された複数のカウンタレジスタを含む。出カニネーブルゲーティング回路はカウ ンタレジスタの入力ポートへ接続され、それらの入力ポートが予め決められた状 態であるときターミナルカウントエネーブル信号を発生させる。ターミナルカウ ントイネーブル信号およびクロック信号はクロック信号がターミナルカウントイ ネーブル信号の同時存在の間に受信されるときターミナルカウント信号を発生さ せるターミナル出力レジスタへ伝達される。

クロック速度はカウンタレジスタまたは関連する結合論理装置で過渡的な状態の 結果として発生した疑似ターミナルカウントイネーブル信号が、ターミナルカウ ント出力レジスタにおけるクロック信号の発生の前に消滅されるように選択され る。

別の実施例において、カウンタレジスタへの入力は複数のマルチプレクサによっ て供給され、その補足的な出力はターミナルカウント出力レジスタへ送られたタ ーミナルカウントイネーブル信号を発生させるため用いられる。

図面の簡単な説明 第１図はルックアヘッドターミナルカウンタ回路を含むマ第２図はルックアヘッ ドターミナルカウンタ回路の別の実施例の回路図である。

好ましい実施例の詳細な説明 添付された表および図面に関連して以下に記述された詳細な説明は本発明の好ま しい実施例の説明として記載されたものにすぎず、本発明が構成されまたは利用 される唯一の形態として示されたものではない。説明は、説明された実施例に関 連して本発明によって影響を及ぼされる事象の作用およびシーケンスを述べる。

しかしながら、同一の、または同等の作用およびシーケンスは、本発明の技術的 範囲に包含されることをも意図されるような異なる実施例によっても達成される ことが理解されよう。

第１図を参照すると、例示的な回路が本発明の構造および機能を提供するために 示されている。第１図で示される信号の識別は末尾の第１表に与えられている。

第１図に示されるように、カウンタ回路網１１は複数のレジスタ（ＲＥＧ）　１ ３．１５．１７．１９および２１を含む。各レジスタ１３、１５．１７．１９お よび２１は好ましくはＤフリップフロップとして形成され、フェアチャイルド社 （Ｆａｌｒｃｈｉｌｄ　Ｃａｍｅｒａ　ａｎｄＩｎｓｔｒｕｍｅｎｔ　Ｃｏｒｐ ｏｒａｔｉｏｎ）製造のモデルＦ１００１５１フリップフロップが用いられても 良い。

各レジスタへの入力は各々関連するマルチプレクサ（ＭＵＸ）　２３．２５．２ ７．２９および３１によって行われ、フェアチャイルド社製造のモデルＦ１００ １７１マルチプレクサが用いられても良い。当業者によってより良く理解される ように、各マルチプレクサのＺ出力で存在する信号レベル出力は信号クロックに よって関連するレジスタヘクロックされ、レジスタへのＣ入力を供給される。結 果として、各マルチプレクサのＺ出力で存在する信号レベルは次のクロックパル スに後続して関連するレジスタのＱ出力に出現する。マルチプレクサ２出力での 信号レベルの出現と関連するレジスタのＱ出力での対応する信号の出現の間の時 間遅延は２つの原理的要因、即ちマルチプレクサ出力の出現と次の連続するクロ ックパルスの発生との間の遅延、およびレジスタの内部伝播遅延によって決定さ れる。

各マルチプレクサ２３．２５．２７．および２９は複数の入力ボート１０．ＩＩ 、１２．およびＩ３を備えている。マルチプレクサは、制御信号ＳＯおよびＳｌ に応じて、４つの入力ポートから選択された１つの入力ポート上の信号をマルチ プレクサのＺ出力へ転送するように制御可能である。制御信号ＳＯおよびＳｌは 末尾の第２表、第３表、および第４表で述べられるように、外部的に発生した信 号５ＥＬＥＣＴ、ＨＯＬＤおよびＰＥＮに応じて論理回路３１によって発生させ られる。

論理回路３１は外部信号に応じて固有の入力を選択するため５ＥＬＥＣＴ、ＨＯ ＬＤ、およびＰＥＮ信号を適切なｓｏおよびＳｌ信号に変換する。論理回路３３ ．３５．３７．３９および４１は、回路網１１がカウンティングモードで操作さ れるとき、各々マルチプレクサ２９．２７．２５．２３および３１のポートエ０ に入力を連続的に供給するカウンタイネーブル回路として構成される。カウンタ イネーブル回路３３．３５．３７．３９および４１は予め決められた数のクロッ クパルスの発生において、各々レジスタ１９．１７．１５．１３．および２１か ら出力信号を連続的に発生させるためマルチプレクサおよびレジスタと協同する 。適切なレジスタ１９．１７．１５．および１３のシーケンスにおいて、レジス タ２１は動作可能にされ、結局レジスタ２１のＱ出力でターミナルクロック信号 ＴＣを発生させる。

時間回路４１は好ましくはマルチプレクサ２３．２５．２７．および２９の補足 的な出力（ＺＮ）へ接続されたオア／ノアゲートとして形成される。全てのＺＮ 端子がゼロ状態のとき、即ちターミナルカウント信号を発生するクロックパルス に先んするクロックパルスの発生において、ＺＮ出力への接続はカウンタイネー ブル回路４１にマルチプレクサ３１のＤ入力へイネーブル信号を通信させる。結 果として、マルチプレクサ３１のＺ出力および、それ故、レジスタ２１へのＤ入 力は、ターミナルカウント信号を発生するクロックパルスに直ぐに先行するクロ ックパルスに応じて動作可能にされる。次のクロックパルスの発生において、レ ジスタ２１はターミナルカウント（ＴＣ）信号を発生する。カウンタイネーブル 回路４１の使用によって、ルックアヘッドターミナルカウントスキーマは、ター ミナルカウント信号ＴＣの発生がレジスタ２１の動作における固有の伝播遅延に 応じる時間によってのみ対応するクロックパルス信号以上に遅延される。カウン タイネーブル回路４１を形成するため用いられた回路またはそれへの結合を変え ることによって、同様のルックアヘッドターミナルカウントスキーマは任意の予 め決められた数のクロックパルスに応じてターミナルカウント信号の発生と一致 するように影響を受ける。

更に、レジスタ２１の包含させることによって、カウンタイネーブル回路４１は マルチプレクサ２３．２５．２７および２９の過渡的条件に応じてマルチプレク サ３１の１０ポートでターミナルカウントイネーブル信号を発生させる誤ったタ ーミナルカウント信号の発生を阻止することができる。例えば、カウント１１０ １乃至１１１０の回路網１１移行のとき、カウントが１１１１のとき出現する短 い瞬間が存在しカウンタイネーブル回路４１への００００人力およびマルチプレ クサ３１の１０ポートへ送られるターミナルカウントイネーブル信号を結果とし て生じることになる。回路網１１がカウンティングモードである場合、このコン ディションはレジスタ２１への入力へのターミナルカウントイネーブル信号を通 信させる。しかしながら、レジスタ２１はこのような過渡的コンディションを回 路網１１の出力から分離し、クロック信号が受信される時間にレジスタがイネー ブルされるとき出力を発生するのみである。その時間まで、過渡的コンディショ ンが消滅されるべきであり、マルチプレクサは全てそれらの正しい状態へ移行さ れるべきである。当業者によって認められるように、クロック速度はそれらの過 渡的コンディションを心において選択されるべきであり、クロックパルスの間で 移行を終了するため回路構成要素のための十分な時間を許容しなければならない 。

本発明はレジスタおよび全ての回路網サイクルにわたって関連する結合論理を連 続することなくカウンタ回路網１１がテストされることを許容する。ＳＯおよび Ｓｌの状態の制御によって、ＳＩターミナルからのテストパターン入力はマルチ プレクサ２３へ入力さ杵、ターミナルカウント信号が生成される速度に依存せず 残りのマルチプレクサおよびレジスタを経て直列的に送られる。

この好ましい実施例において、テストパターンはマルチプレクサ３１の直列的な 入カポ−）（Ｓｔ）からテスト入力、＋７−ト（Ｉ２）へ転送される。ＳＯおよ びｓｌが適切なレベルのとき、各マルチプレクサ２３．２５．２７．２９および ３１は各関連するマルチプレクサのＩ２人力ポート上に存在する信号を出力する 。その信号はそれから関連するレジスタのＤ入力ポートへ送られる。信号はそれ からそのレジスタのＱ出力ボートへ送られ、順次もう一つのマルチプレクサのＩ ２人力ポートへ送られる。従って、レジスタ２１の出力はレジスタ２３のＩ２ポ ートへ送られる。その信号はそれからレジスタ１３の出力へ転送され、そしてレ ジスタ２５のＩ２人力ポートへ送られる。同じ信号がレジスタ１５へ転送され、 それからマルチプレクサ２７のＩ２人力ポートへ送られる。レジスタ１７の出力 は同様にマルチプレクサ２９のＩ２人力ポートへ送られる。マルチブレクサ２９ の出力はテストパターンの直列出力が端子Ｑ（１）から放出されるレジスタ１９ へ転送される。従って、端子ＳＩでの回路網１１へのテストパターン入力は各マ ルチプレクサおよびレジスタを経て直列的に転送され、端子Ｑ（１）がら結局出 力される。上記されたように、入力テストパターンがマルチプレクサおよびレジ スタによって転送されるときの速度はカウンタイネーブル回路３３．３５．３７ ．３９．および４１の動作に依存しない。従って、全てのマルチプレクサおよび レジスタは、任意の内部結合された結合論理またはターミナルカウント（Ｔ　Ｃ ）信号が発生する、即ち回路網サイクル時間での速度とは関係なく、便利で迅速 な方法でテストされる。

第１図に示されるように、テストパターン出力はまた端子Ｑ　（２）　、Ｑ　（ ３）　、Ｑ　（４）　、およびＴＣで得られる。従って、各マルチプレクサおよ びレジスタの動作は独立的にチェックされる。しかしながら、故障は予め決めら れたデータパターンにおいてシフトし、カウントモードにおいて動作し、回路網 によってデータをシフトし、予期されたレベルと出力を比較することによって直 列出力を用いて特定のレジスタへ分解されることが注目されるべきである。

各レジスタの出力を関連するマルチプレクサのＩ２人力ポートへ転送することに 加えて、各レジスタの出力はまた関連するマルチプレクサのＩ１人力ポートへ転 送される。適切なＳＯおよび８１制御信号の発生において（第２表、第３表およ び第４表参照）、各マルチプレクサは工１人カポート上に出現する信号を関連す るレジスタへ送るように動作する。従って、そのレジスタの出力は、ＳＯまたは ＳＩ信号が変化するまで、またはレジスタがリセットされるまで、その現在のレ ベルに維持される。

カウンタ回路網１１はまた多数のデータビットを並列に負荷することもできる。

この好ましい実施例において、多数のデータビットはＰ端子上でカウンタ回路網 １１へ送られ、それらのマルチプレクサのＩ３人力ポートでマルチプレクサ２３ ．２５゜２７および２９へ送られる。適切なＰＥＮ、５ＥＬＥＣＴおよびＨＯＬ Ｄ信号レベルの出現において、Ｉ３人力ポートに出現する情報は関連するレジス タへ送られ、Ｑ　（１）　、Ｑ　（２）、Ｑ（３）およびＱ（４）端子でのレジ スタから外部回路へ最終的に出力される。カウンタイネーブル回路３３．３５． ３７．３９゜４１、レジスタ２１およびマルチプレクサ３１は、回路網ｌｌが並 列負荷モードに配列されるとき用いられる必要はない。ターミナルカウントがレ ジスタ１３．１５．１７および１９へ並列に負荷されるとき、ターミナルカウン ト出力信号はレジスタを並列に負荷するため用いられた同じクロックパルスに応 じてレジスタ２１によって生成される。

上述されたように、回路網１１は回路網１１へ接続された外部結合論理装置の動 作のチェックを行うために用いられる。ある外部結合論理装置の出力が並列負荷 のためマルチプレクサのＩ３人力ポートへ接続される場合、回路網１１は外部結 合論理装置からの制限された量のデータを入力するように動作され、それからレ ジスタにおいてトラップされたデータを直列的に出力するようにテストモードで 動作される。従って、外部結合論理装置の出力は保持され得、予期されたレベル に対しての比較のため直列に出力され得る。外部結合論理装置の動作はそれ数回 路網１１のカウンタテスト回路に関してテストされる。

所望されるなら、複数のカウンタ回路網１１は例えばより高いオーダのカウント を行うため縦続接続される。このような縦続回路網において、第１の段階からの 補足的（補数の）ターミナルカウント信号（Ｔ　ＣＮ）は第２の段階への補足的 ターミナルカウント前信号（Ｔ　ＣＰ　Ｎ）として機能する。同様に、第１の段 階からの補足的なルックアヘッド出力信号（ＬＡ　ＯＵＴ　Ｎ）は後続する段階 への補足的なルックアヘッド入力信号（ＬＡ　ＩＮ　Ｎ）として機能する。

同様に、第１の段階のＱ（１）端子からの直列出力信号は後続する段階への直列 入力信号（ＳＩ）として用いられる。

従って、任意の数の段階は外部論理装置の必要なく縦俗接続されることができる 。

先に論議されたように、様々な修正、付加および置換が本発明の技術的範囲から 離れることなく部品部分の構造および機能について行われる。例えば、その他の カウンタイネーブル回路および様々な別のマルチプレキシングスキーマは様々な カウンティングスキーマを実行するため、または本発明の範囲中で様々な結合論 理回路をインターフェースするため用いられる。加えて、本発明が、明らかにア ドレスされたそれら以上に様々な領域において応用を有することが明らかに予期 される。

第２図を参照すると、予め決められた数のクロックパルスの発生において、ター ミナルカウント出力信号を発生させるルックアヘッドターミナルカウンタ５６の もう１つの実施例が示されている。カウンタ５６はカウンタレジスタに存在する 過渡的コンディションから生じる疑似出力信号を減少しまたは除去するように動 作される。第１図で説明された回路によるように、カウンタ５６は疑似コンディ ションからの出力信号（ＴＣ）を分離するように作用し、ターミナルカウント信 号を生じるクロックパルスの発生とカウンタターミナルカウント信号の発生との 間の遅延時間を減少させる。

カウンタ５６は複数のカウンタレジスタ５１．５３．５５および５７から形成さ れる。当業者によって認められるように、カウンタレジスタ５１．５３．５５お よび５７はフェアチャイルド社製造のモデルＦ１００１５１フリップフロップの ような多数の市販されているものから形成されても良い。各レジスタはカウンタ イネーブル回路５９へ接続された入力ポートを有する。カウンタイネーブル回路 ５９は第１図で示されるようなカウンタイネーブル回路３３．３５．３７および ３９と同様でも良く、あるいは例えばベース３，４、疑似ランダムなどのような 多数の子め決められたシーケンスのいずれかにおいてレジスタを動作可能にする ように構成されてもよい。従って、レジスタ５１．５３゜５５および５７への予 め決められた数のクロックパルスの入力後、ターミナルカウント信号が生成され 、カウンタサイクルが繰返される。

本発明に従って、レジスタ５１．５３．５５および５７への入力は出力イネーブ ル論理回路６１へ接続され、それは通常のＡＮＤゲートとして構成される。論理 回路６１はレジスタ入力ポートにおける予め決められた状態に応じて出力イネー ブル信号を発生し、出力レジスタ６３の入力ポートにイネーブル信号を転送する ように動作される。出力レジスタ６３は従ってカウンタ５Ｂが所望された状態へ 到達する時間毎にターミナルカウント信号（Ｔ　Ｃ）を発生するように動作され る。

更に、イネーブル論理回路６１からのターミナルカウントイネーブル信号出力は レジスタ６３によって出力ＴＣから分離される。論理回路６１からの出力信号は レジスタ６３の入力へ送られ、ターミナル出力信号は、イネーブル信号がクロッ クパルスの発生と同時にレジスタ６３に残るときのみ発生される。論理回路６１ からの出力はそれから、出力信号それ自身であるよりもむしろターミナルカウン ト出力信号をトリガーするために用いられ、カウンタレジスタおよび関連する結 合論理中の過渡的状態のための疑似出力イネーブル信号は故障のターミナルカウ ント信号にはならない。ターミナルカウントクロックパルスの発生とターミナル カウント出力信号の発生との間の遅延はそれ故レジスタ６３の固有の伝播遅延に 制限される。

当業者にとって明らかなように、様々なタイプの接続スキーマおよび結合論理装 置が出力イネーブル論理装置６１を構成するため用いられる。このような論理装 置の中心の機能は、ターミナルカウントクロックパルスが発生する時間の前に疑 似イネーブル信号が消滅するようにターミナルカウントクロックパルスの発生す るより十分前にターミナルカウントイネーブル信号をレジスタ６３に対して発生 させることである。

第１表 信号の識別 セットするための制御機能 Ｓｌ　連Ｖ■　テスト入力流 Ｐ（１：４）　並列入力信号４つの並列入力信号５ＥＩ）ＥＣＴ　選択（セレク ト）マルチプレクサへの選択入力ＨＯＬＤ　保持（ホールド）カウンタ保持ＣＬ ＯＣＫ　クロック　タイミング信号ＲＥＳＥＴ　リセット　非同期フリップフロ ップのリセットＴＣターミナルカウント　ターミナルカウント第２表 動作モードのイネーブル信号ト 選択　保持　機　能 ０　０　これはカウンティングまたは負荷モードである。もしＰＥＮが動作しな いならカウンタはＣＥＮの制御後同期的にカウントする。

もしＰＥＮが動作するならカウンタは Ｐ（４）がＭＳＢであるような同期並列負荷セットＰ（１）乃至Ｐ（４）である 。

０１、保持モード。カウンタはその現在の状態、即ち、Ｑ（ｔ＋ｔ）−Ｑ（ｔ） に保持される。

１　０　テストモード。カウンタは全てのカウンタのレジスタを経てＳＩライン から連続シフトし、Ｑ（１）ラインをアウトする。

１　１　セットモード。カウンタレジスタは同期的に、例えばゼロ状態ヘセット される。

第３表 マルチプレクサ２３．２５．２７．２９への選択入力（ＰＥＮ−０）　（ＰＥＮ −０） 第４表 マルチプレクサ２３．２５．２７．２９への選択入力１　１　０　０　Ｉ。

１区 ＦＩ６．２ 国際調査報告 ＋ｅｍａ″ａｍｌ　ＡｅＮ’ｃｉ＋°””’　ＰＣＴ／ＵＳ　８７１０１２１Ａ ＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲ，ＮＡＴ工０ＮＡＬ　５ＥＡＲＣＨＲ三Ｐ ○ＦＩＴ　ＯＮ

Claims (9)

【特許請求の範囲】
1. （１）各々がイネーブル入力ポートおよびクロック入力ポートを有する複数のカ ウンタレジスタと、予め決められたカウンタサイクル速度で前記カウンタレジス タの動作を順次連続させるため前記複数のカウンタレジスタの入力ポートへ接続 されたカウンタイネーブル回路と、前記カウンタレジスタ入力ポートでの信号が 予め決められた状態であるときイネーブル信号を発生させるように前記カウンタ レジスタ入力ポートへ接続された出力イネーブル論理回路と、 出力イネーブル論理回路へ接続されたイネーブル入力ポートとクロック入力ポー トを有し、前記論理回路からの前記イネーブル信号の受信に応じて出力信号を発 生する出力レジスタとを含むルックアヘッドターミナルカウンタ。
2. （２）前記出力レジスタが、前記イネーブル信号が前記イネーブル入力ポートで 同時に存在するとき前記出力レジスタクロック入力ポートでのクロックパルスの 受信に応答して出力信号を発生する請求項１記載のカウンタ。
3. （３）前記論理回路が、前記クロックパルスの発生に先立って前記出力イネープ ル信号を前記出力レジスタへ送る請求項２記載のカウンタ。
4. （４）各々がカウンタ入力ポート、クロック入力ポート、及びカウンタ出力ポー トを含む複数のカウンタレジスタと、各々が第１および第２の出力ポートを含み 、前記第１の出力ポートが前記レジスタの関連する１つのカウンタ入力ポートへ 接続されている複数のカウンタマルチプレクサと、複数の入力ポートおよび出力 ポートを含み、前記入力ポートが複数の前記マルチプレクサへ接続され、前記マ ルチプレクサからの予め決められた信号の受信においてターミナルカウントイネ ーブル信号を発生する出力イネープルゲーティング回路と、 イネーブル入力ポート、クロック入力ポートおよびターミナルカウント出力ポー トを含み、前記イネーブル入力ポートが前記ゲーティング回路の出力ポートへ接 続され、前記イネーブル入力ポートにおける前記イネーブル信号の受信に応答し てターミナルカウント出力信号を発生するターミナルカウント出力レジスタとを 含む、予め決められた数のクロックパルスの発生に応答して出力信号を発生する ためのカウンタ回路網。
5. （５）前記出力レジスタが、前記イネーブル信号が前記イネーブル入力ポートで 同時に存在するとき、前記出力レジスタクロック入力ポートでのクロックパルス の受信に応答して前記ターミナルカウント出力信号を発生する請求項４記載の回 路網。
6. （６）前記ゲーティング回路の入力ポートが前記マルチプレクサの出力ポートの １つへ接続される請求項４記載の回路網。
7. （７）前記ゲーティング回路の入力ポートが前記マルチプレクサの第２出力ポー トへ接続される請求項４記載の回路網。
8. （８）複数のカウンタレジスタの入力ポートをイネーブル論理回路へ接続し、 前記カウンタレジスタ入力が予め決められた状態にあるときターミナルカウント イネーブル信号を発生させ、ターミナルカウント出力信号の発生に応じるクロッ クパルスの発生に先立って前記ターミナルカウントイネーブル信号をターミナル カウント出力レジスタへ転送し、前記イネーブルターミナルカウント信号と前記 ターミナルカウント出力レジスタにおけるクロックパルスの同時存在に応答して 前記ターミナルカウント出力レジスタからターミナルカウント出力信号を発生さ せることを特徴とするカウンタ回路網から出力信号を発生させる方法。
9. （９）カウンタレジスタ入力での過渡的コンディションのため前記論理回路によ って生成された誤ったターミナルカウントイネーブル信号が前記クロックパルス の発生に先立って消滅されるように前記クロックパルスの発生の充分前に前記カ ウンタレジスタの入力から前記論理回路へ信号を伝達する過程を含む請求項８記 載の方法。