JP2003344499A - セルフテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】 テスタからの外部入力がなくあるいはテスタ
コンパレータでの結果判定がなくてもＣＬＫ入力及びテ
スト判定出力が可能であり、またＵＡＲＴの送受信テス
トも可能であるセルフテスト回路を得ること。 【解決手段】 マイクロコンピュータを内蔵した半導体
集積回路にあって、チップ内を周回するジャンパライン
１５を備え、このジャンパライン１５にセレクタ１４を
介して各ポート回路を接続した。入力トリガが複線必要
なポート回路に対応して、ジャンパライン１５Ｃ，１５
Ｄを複線有する。ジャンパライン１５，１５Ｃ，１５Ｄ
を分割する。ポート回路に入力データライン１３に接続
された入出力の切替可能な出力ドライバ１０を備え、入
力データライン１３からの引き出しを１線にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
(半導体ＩＣ)にあって、チップ内部で閉じた状態でテス
ト可能なセルフテスト回路に関する。

【０００２】

【従来の技術】マイクロコンピュータ(マイコン)などの
半導体ＩＣでは、製品出荷時にＩＣテスタ(テスタ)を使
用した量産テストが実施されており、このテストの結果
良品と判定された製品のみが客先に出荷される。

【０００３】この製品のテストにあって、現状の量産テ
ストの主流を占める方式は、図９に示すようにテスタ１
からマイコン２にテストプログラム等を伝送し、マイコ
ン２を起動して演算結果をマイコン２から出力させ、テ
スタ１に内蔵するコンパレータで期待値との比較をして
合否判定するという方式である。

【０００４】この方式は、マイコン２の出力に対しテス
タ１が常に期待値と比較できることを前提としているの
で、使用するテスタ１の最大動作周波数上限より低速で
動作するマイコン２についてはテスト可能であるもの
の、この上限以上の高速で動作するマイコン２にはテス
ト不可能となる。例えば、最大動作周波数３３MHzのテ
スタ１である場合、３３MHzまでは図９の方式でテスト
可能であるが、３３MHzを超えて動作するマイコン２を
この方式でテストしようとすると、マイコン２の出力に
テスタ１の期待値の比較が追いつかずテストができな
い。従って、この方式でテストする場合、常にマイコン
２より高速に動作するテスタ１を用意しないとテストで
きないことになる。

【０００５】しかし、高速動作可能なテスタは非常に価
格が高く、量産に必要な台数を確保することが非常に困
難になってきている。そのため、テスタ１の最大動作周
波数の上限を超えて動作するマイコン２については、テ
スト方式を見直すことが現在検討されている。

【０００６】解決策として考えられるのが、図１０に示
すセルフテスト方式である。このセルフテスト方式は、
テスタ１からクロック（ＣＬＫ）を入力し、そのＣＬＫ
をマイコン２の内部で周波数逓培して高速動作させ、こ
の高速動作の結果をマイコン２自体のＣＰＵにて合否判
定するという方式である。例えば、最大動作周波数３３
MHzのテスタであるならば、出力できるＣＬＫは３３MHz
までであり、そのままでは３３MHzにて動作するマイコ
ンまでしかテストできないが、マイコンに４逓倍まで可
能なＰＬＬ回路が内蔵されていれば、３３MHz入力に対
して３３×４＝１３２MHzまでの高速動作をマイコン２
にさせることが可能である。この場合、内部を高速に動
作させた結果（演算結果）を外部にそのまま高速で出力
しても、テスタ１がマイコン２より低速で動作している
ため期待値の比較ができないので、マイコン２に内蔵す
るＣＰＵにて演算結果の合否判定するものである。

【０００７】

【発明が解決しようとする課題】しかし、テストには外
部からの入力がトリガとして必要なテストもあり、上述
のセルフテスト方式にてかかる外部入力によるテストを
如何にするかが課題になっている。例えば、タイマのイ
ベントカウントモードのテストを例にとると、タイマブ
ロック外部から入力されるＣＬＫの数をカウントし、所
望の数だけＣＬＫがきたら割りこみ発生させるというテ
ストである。テストによりイベントカウントモード機能
が正常に機能するか否かを確認しようとする場合、実際
にＣＬＫを入力してカウントさせる必要があるが、必要
とするＣＬＫを図１１に示すようにテスタ１からマイコ
ン２へ入力できなければテストできないことになる。

【０００８】また、ＵＡＲＴ(ユニバーサル非同期レシ
ーバトランスミッタ)の受信テストなども、ＵＡＲＴブ
ロック外部から入力される受信データを正常に受信でき
るかどうかをテストすることになるので、外部から所望
の通信レートでデータ送信ができなければテストはでき
ないことになる。

【０００９】更に、ＵＡＲＴの送信テストなどは、送信
端子から送信されるデータが正常かどうかテストするこ
とになるので、テスタコンパレータで期待値の比較がで
きないとテストする手段がなくなる。

【００１０】この発明は、上記に鑑みてなされたもの
で、テスタからの外部入力がなくあるいはテスタコンパ
レータでの結果判定がなくてもＣＬＫ入力及びテスト判
定出力が可能であり、またＵＡＲＴの送受信テストも可
能であるセルフテスト回路の提供を目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるセルフテスト回路は、マイクロコ
ンピュータを内蔵した半導体集積回路にあって、チップ
内を周回するジャンパラインを備え、このジャンパライ
ンにセレクタを介して各ポート回路を接続したことを特
徴とする。

【００１２】この発明によれば、あらゆるポート回路間
の接続が可能になり、その結果ＣＬＫやＵＡＲＴの送受
信等チップの持つ全ての波形生成機能を内部で閉じた状
態で使用可能になる。

【００１３】つぎの発明にかかるセルフテスト回路は、
上記の発明において、入力トリガが複線必要なポート回
路に対応して、ジャンパラインを複線有することを特徴
とする。

【００１４】この発明によれば、例えばデータラインと
クロックラインのように別々に必要な入力トリガに対応
したセルフテストが可能となる。

【００１５】つぎの発明にかかるセルフテスト回路は、
上記の発明において、セレクタにはジャンパラインと各
ポート回路との接続／非接続を制御するレジスタを有す
ることを特徴とする。

【００１６】この発明によれば、接続制御用のレジスタ
を割り付けることにより、各ラインを接続するセレクタ
のＯＮ／ＯＦＦ制御が可能となる。

【００１７】つぎの発明にかかるセルフテスト回路は、
上記の発明において、ジャンパラインを分割する手段を
有することを特徴とする。

【００１８】この発明によれば、セルフテストを並列に
実施することができるので、テスト時間の短縮となる。

【００１９】つぎの発明にかかるセルフテスト回路は、
上記の発明において、ポート回路に入力データラインに
接続された入出力の切替可能な出力ドライバを備え、入
力データラインからの引き出しを１線にすることを特徴
とする。

【００２０】この発明によれば、セルフテストに必要な
配線を半分にすることができる。

【００２１】

【発明の実施の形態】以下に添付図１〜８を参照して、
この発明にかかる好適な実施の形態を詳細に説明する。

【００２２】実施の形態１．図１、図２は、この発明の
実施の形態１であるセルフテスト回路の回路構成を示す
図である。図１は、半導体ＩＣにあって、マイコンと外
部とのインタフェース部で、多数ある入出力ポートのポ
ート回路を例示したものである。このポート回路は、ポ
ート入力を受け得ると共に、High（Ｈ）あるいはLow
（Ｌ）の二値端子出力を可能とするもので、方向レジス
タの「１」入力にて(Ｈ)（Ｌ）の出力モード、「０」入
力にてハイインピーダンスになる入力モードとなる出力
ドライバ１０と、機能選択レジスタの「１」「０」入力
によって二つのトランスミッションゲートを交互に開く
出力ゲート１１を有する。

【００２３】この実施の形態１では、ポート回路の出力
データが乗る出力ライン１２（図１では出力データライ
ン１２）、及び入力データが乗る入力ライン１３（図１
で入力データライン１３）の２線を図１のようにポート
回路から引き出すものである。すなわち、半導体ＩＣの
各ポート回路に対し図１のように出力ライン１２、入力
ライン１３の作り込みを実施する。

【００２４】そして、ポート回路から各２本ずつ引き出
した２本の入出力ライン１２、１３は、図２に示すよう
にセレクタ１４を介してマイコン内に周回して作り込ん
だジャンパライン１５に接続する。この場合、セレクタ
１４でジャンパライン１５に接続する出力ライン１２と
入力ライン１３とを選択してＯＮ／ＯＦＦし、回路動作
に必要なトリガ波形をマイコン内部で生成して選択され
たライン１２または１３に供給する。

【００２５】一例として、ポート回路Ｐ６にＵＡＲＴ機
能がアサインされ、ポート回路Ｐ１４にタイマ機能がア
サインされたマイコンを考える。図３において、ＵＡＲ
ＴＰ６のポート回路Ｐ６０の端子でタイマｐ１４のポー
ト回路Ｐ１４６のイベントカウントモードテストを実施
する場合、本実施の形態１のラインの作り込みが行われ
てあるマイコンでは、ポート回路Ｐ６０の出力ライン１
２とポート回路Ｐ１４６の入力ライン１３をジャンパラ
イン１５に接続することでセルフテスト可能になる。こ
こで、ポート回路Ｐ６０はＵＡＲＴ機能がアサインされ
ているのでＣＬＫを出力することが可能である。ポート
回路Ｐ６０からＵＡＲＴの送信ＣＬＫを出力し、それを
マイコン内のジャンパライン１５に乗せ、ポート回路Ｐ
１４６に入力すれば、マイコン外部から入力しなくとも
ポート回路Ｐ１４６にＣＬＫを入力することができる。
そして、ポート回路Ｐ１４６のタイマが待ち受けしてい
る数のＣＬＫをポート回路Ｐ６０から出力させて、その
出力が完了したときに所望の数のＣＬＫをカウントした
という合図としての割り込みが発生したかどうかを内部
ＣＰＵで確認すればよい。

【００２６】このような回路の作りこみをすれば、チッ
プ外部からのトリガ入力がなくともチップ内部自体でト
リガ入力を生成し、それを受けてテストすることによ
り、その結果を自分で判定するというセルフテストが実
現する。

【００２７】実施の形態２．つぎに、この発明の実施の
形態２について説明する。ここでは、２本に代表される
複数本のジャンパラインの例について述べる。すなわ
ち、タイマのイベントカウントモードのテストであれ
ば、タイマの入力端子にＣＬＫを入力すればよいので、
ジャンパライン１線でテスト可能である。

【００２８】しかし、図４に示すＵＡＲＴ１６、１７間
の送信／受信テスト等の場合は、図４に示すようにデー
タライン１５Ｄとクロックライン１５Ｃが必要である。
データラインとクロックラインが必要な機能ブロックに
ついてセルフテストする手投としては、図５に示すよう
にジャンパライン１５Ｃ、１５Ｄを２本持てばよい。

【００２９】一例として、ポート回路Ｐ６とポート回路
Ｐ７にＵＡＲＴ機能がアサインされてあるマイコンを考
える。ＵＡＲＴＰ６のポート回路Ｐ６０の端子がアサイ
ンされてあるＵＡＲＴのクロック端子、ポート回路Ｐ６
１の端子がアサインされてあるＵＡＲＴのデータ端子と
する。ＵＡＲＴＰ７のポート回路Ｐ７０の端子がアサイ
ンされてあるＵＡＲＴのクロック端子、ポート回路Ｐ７
１の端子がアサインされてあるＵＡＲＴのデータ端子と
する。このようなマイコンにおいて、２本のジャンパラ
イン１５Ｃ、１５Ｄを作り込んでおけば、互いのクロッ
ク端子（Ｐ６０とＰ７０）を同じジャンパライン１５Ｃ
に、互いのデータライン（Ｐ６１とＰ７１）を同じジャ
ンパライン１５Ｄに接続してＰ６のＵＡＲＴを送信動作
及びＰ７のＵＡＲＴを受信動作をさせることでＰ６のＵ
ＡＲＴの送信テストとＰ７の受信テストが可能となる。

【００３０】また、複数のｎ線式の通信機能の場合に
は、ｎ本のジャンパラインの作り込みによってセルフテ
スト可能になる。

【００３１】実施の形態３．つぎに、この発明の実施の
形態３について説明する。実施の形態１は、１本のジャ
ンパライン１５に１本の入力ライン１３と１本の出力ラ
イン１２が接続される例を示し、実施の形態２は、例え
ば２本のジャンパライン１５Ｃ、１５Ｄの各１本ずつに
各１本の入力ライン１３と各１本の出力ライン１２が接
続される例を示している。

【００３２】これら各ジャンパラインと各入出力ライン
とを接続するセレクタ１４のＯＮ／ＯＦＦ（接続／非接
続）を制御する方法としては、図６に示すように接続制
御用のレジスタ１４Ｒを割り付けることで実現すること
ができる。そして、ポート回路の入力ライン１３あるい
は出力ライン１２とジャンパライン１５あるいは１５
Ｃ，１５Ｄとに接続されるセレクタライン１４Ｌはトラ
ンスミッションゲート１４ＧにてＯＮ／ＯＦＦされるラ
インである。

【００３３】図６にセレクタ１４のデコード方式を示
す。レジスタ１４Ｒの値が「０」ならセレクタ素子であ
るトランスミッションゲート１４ＧがＯＦＦ、「１」な
らセレクタ素子であるトランスミッションゲート１４Ｇ
がＯＮとなるようなデコード構成となっている。このよ
うなデコード方式でレジスタ１４Ｒが初期値（リセット
解除後の値）「０」となるように作り込めば、初期状態
（リセット解除後）ではどのポートもジャンパライン１
５，１５Ｃ，１５Ｄに接続されていない状態となる。そ
の後、セルフテストを実施したい場合に接続したいポー
トのみを接続するようにレジスタ１４Ｒを設定すれば所
望のセルフテストが実施可能である。レジスタ１４Ｒで
の制御にすることでプログラムレベルでの容易なセルフ
テスト設定が可能になる。

【００３４】実施の形態４．つぎに、この発明の実施の
形態４について説明する。この実施の形態４では、ジャ
ンパラインを分割できる仕組みを作り込んだ回路を有す
る。図７においては、ジャンパライン１５にトランスミ
ッションゲート１５Ｇを介在させてジャンパライン１５
を分割する構造となっている。ジャンパライン１５を分
割できる仕組みを作り込めば、実施の形態１及び２に示
したようなセルフテストを並列に実施することが可能と
なりテスト時間の短縮となる。

【００３５】図７の例では、ジャンパライン１５をトラ
ンスミッションゲート１５Ｇにて２分割し、ポート回路
Ｐ６０で入力トリガ波形を生成してポート回路Ｐ７０に
入力するテストを実施する一方で、ポート回路Ｐ１５７
で入力トリガ波形を生成してポート回路Ｐ１４６に入力
するテストも並列に実施することができる。ＩＩＣのよ
うな送信レートの遅い送受信を行っているときの送受信
完了待ち時間や、ＷＤＴのアンダフロー待ち時間などを
利用して他のテストを並列実行すればテスト時間の短縮
となる。図７は２分割の例を示しているが、複数のｎ分
割とすればｎ本のテストの並列実施が可能になる。また
この分割は、図５に示す複数のジャンパライン１５Ｃ、
１５Ｄに対しても適用することができる。

【００３６】実施の形態５．つぎに、この発明の実施の
形態５について説明する。この実施の形態５では、ポー
ト回路から１本のデータラインのみを引き出す例を述べ
る。実施の形態１では、各ポート回路から出力データラ
イン１２と入力データライン１３の２線を引き出す方式
について説明したが、図８に示すように入力データライ
ン１線のみを引き出して実施の形態１と同様のセルフテ
スト効果を得ようとするものである。

【００３７】すなわち、前述したポート回路にあって、
方向レジスタの「１」入力にて（Ｈ）（Ｌ）の出力モー
ド、「０」入力にてハイインピーダンスになる入力モー
ドとなる出力ドライバ１０の動作を利用して、入力デー
タラインを出力データラインとして用いる場合、二つの
トランスミッションゲートを交互に開く出力ゲート１１
の出力データラインのデータを出力ドライバ１０から出
力し、そのデータを入力ドライバ（インバータ）から入
力データラインに乗せるものである。本実施の形態のや
り方であれば、実施の形態１と同様の効果を実施の形態
１の半分（２本から１本）のデータラインの引き出しで
実現可能となる。またこの方式は，図５に示す複数のジ
ャンパライン１５Ｃ、１５Ｄを用いたケースに対しても
適用することができる。

【００３８】

【発明の効果】以上説明したように、この発明によれ
ば、マイクロコンピュータを内蔵した半導体集積回路に
あって、チップ内を周回するジャンパラインを備え、こ
のジャンパラインにセレクタを介して各ポート回路を接
続したことにより、あらゆるポート回路間の接続が可能
になり、その結果ＣＬＫやＵＡＲＴの送受信等チップの
持つ全ての波形生成機能を内部で閉じた状態で使用可能
になる。

【００３９】つぎの発明によれば、入力トリガが複線必
要なポート回路に対応して、ジャンパラインを複線有す
ることにより、例えばデータラインとクロックラインの
ように別々に必要な入力トリガに対応したセルフテスト
が可能となる。

【００４０】つぎの発明によれば、セレクタにはジャン
パラインと各ポート回路との接続／非接続を制御するレ
ジスタを有することにより、接続制御用のレジスタを割
り付けることで、各ラインを接続するセレクタのＯＮ／
ＯＦＦ制御が可能となる。

【００４１】つぎの発明によれば、ジャンパラインを分
割する手段を有することにより、セルフテストを並列に
実施することができるので、テスト時間の短縮となる。

【００４２】つぎの発明によれば、ポート回路に入力デ
ータラインに接続された入出力の切替可能な出力ドライ
バを備え、入力データラインからの引き出しを１線にす
ることにより、セルフテストに必要な配線を半分にする
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるセルフテスト
回路のポート回路の構成を示す回路図である。

【図２】 図１に示したポート回路を含むセルフテスト
回路を示す構成図である。

【図３】 テスト例を示す構成図である。

【図４】 この発明の実施の形態２であるセルフテスト
回路にあって、ＵＡＲＴの送受信構成を示す説明図であ
る。

【図５】 この発明の実施の形態２であるセルフテスト
回路を示す構成図である。

【図６】 この発明の実施の形態３であるセルフテスト
回路にあって、セレクタの回路図である。

【図７】 この発明の実施の形態４である分割したセル
フテスト回路の構成図である。

【図８】 この発明の実施の形態５であるセルフテスト
回路のポート回路の構成を示す回路図である。

【図９】 従来のテスト方式の説明図である。

【図１０】 従来のセルフテスト方式の説明図である。

【図１１】 従来のテスト方式の説明図である。

【符号の説明】

１０ 出力ドライバ、１１ 出力ゲート、１２ 出力デ
ータライン、１３ 入力データライン、１４ セレク
タ、１４Ｒ レジスタ、１４Ｇ、１５Ｇ トランスミッ
ションゲート、１５、１５Ｃ，１５Ｄ ジャンパライ
ン、１６、１７ ＵＡＲＴ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータを内蔵した半導体
   集積回路にあって、チップ内を周回するジャンパライン
   を備え、このジャンパラインにセレクタを介して各ポー
   ト回路を接続したセルフテスト回路。
2. 【請求項２】 入力トリガが複線必要なポート回路に対
   応して、ジャンパラインを複線有することを特徴とする
   請求項１に記載のセルフテスト回路。
3. 【請求項３】 セレクタにはジャンパラインと各ポート
   回路との接続／非接続を制御するレジスタを有すること
   を特徴とする請求項１または２に記載のセルフテスト回
   路。
4. 【請求項４】 ジャンパラインを分割する手段を有する
   ことを特徴とする請求項１または２に記載のセルフテス
   ト回路。
5. 【請求項５】 ポート回路に入力データラインに接続さ
   れた入出力の切替可能な出力ドライバを備え、入力デー
   タラインからの引き出しを１線にすることを特徴とする
   請求項１または２に記載のセルフテスト回路。