CN117590206B - 可调节芯片测试板和芯片测试方法 - Google Patents

Abstract

本公开涉及芯片测试技术领域，具体涉及一种可调节芯片测试板和芯片测试方法，所述可调节芯片测试板包括：母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平。本公开的技术方案通过在芯片测试板上设置跳线区，解决了无法根据测试时芯片的表现对芯片测试板的拉偏状态进行调整的技术问题，达到根据芯片测试需求，灵活设置待测芯片各个管脚的拉偏状态，无需更换新的芯片测试板的技术效果。

Description

可调节芯片测试板和芯片测试方法

技术领域

本公开涉及芯片测试技术领域，具体涉及一种可调节芯片测试板和芯片测试方法。

背景技术

伴随着集成电路产业的快速发展，芯片可靠性测试的重要性也日益凸显。THB（温湿度偏压实验）以及HAST（高加速温湿度应力测试）用于评估芯片在恶劣环境下的可靠性，其加速芯片的失效进程，使得更快的暴露芯片可能存在的问题并对芯片进行改进。芯片在进行THB及HAST测试时，往往要求测试时待测芯片的功耗尽可能小、尽可能多的待测芯片管脚参与偏压、芯片金属化之间尽可能多的分布电位差、给待测芯片施加工作范围内的最大工作电压。

在HAST和THB测试过程中，需要将芯片装载在芯片测试板上进行测试，由于芯片在测试过程中可能出现功耗过大等异常情形，为了满足上述测试要求，在测试过程中需要对芯片管脚的拉偏情况进行调整。现有芯片测试板在设计制作时，芯片管脚拉偏大都采用固定拉偏的方式，具体表现在将提前考虑好的芯片管脚拉偏状态（上拉或者下拉）通过焊接固化在芯片测试板上，无法根据测试时芯片的表现对芯片测试板的拉偏状态进行调整，并且仅能用于同一款芯片的测试。

发明内容

为了解决相关技术中的问题，本公开实施例提供一种可调节芯片测试板和芯片测试方法。

第一方面，本公开实施例中提供了一种可调节芯片测试板，包括：

母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；

跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平。

根据本公开的实施例，所述跳线电路包括上拉跳线电路和下拉跳线电路；

所述引线通过上拉跳线电路连接到高电平，并且通过所述下拉跳线电路连接到低电平。

根据本公开的实施例，所述上拉跳线电路中的拉偏电阻为上拉电阻，所述上拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述上拉电阻连接到所述高电平或与所述高电平断开；

所述下拉跳线电路中的拉偏电阻为下拉电阻，所述下拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述下拉电阻连接到所述低电平或与所述低电平断开。

根据本公开的实施例，用于连接多个待测芯片的相同管脚的多条引线并联后连接到同一跳线电路。

根据本公开的实施例，所述拉偏电阻为可调节电阻。

根据本公开的实施例，所述拉偏电阻为可更换电阻；

所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻。

根据本公开的实施例，所述拉偏电阻开关为跳线帽。

根据本公开的实施例，所述母板的测试位包括一个或多个母板芯片接口；

所述测试位连接到多条引线，包括所述母板芯片接口连接到所述多条引线。

根据本公开的实施例，所述可调节芯片测试板，还包括：

至少一个子板，用于安装到所述母板的测试位，其中：

所述子板包括芯片安装位和与所述母板芯片接口匹配的至少一个子板芯片接口；

当所述子板安装到所述母板的测试位时，所述母板芯片接口与所述子板芯片接口相连接，当所述待测芯片置于所述芯片安装位时，所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。

第二方面，本公开实施例中提供了一种使用可调节芯片测试板对芯片进行测试的方法，其中，所述可调节芯片测试板，包括：母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平，所述方法包括：

将待测芯片的管脚连接到相应引线；

通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置；

将偏置状态下的所述待测芯片置于测试环境中。

根据本公开的实施例，其中，所述跳线电路包括上拉跳线电路和下拉跳线电路；所述引线通过上拉跳线电路连接到高电平，并且通过所述下拉跳线电路连接到低电平。

根据本公开的实施例，其中，所述上拉跳线电路中的拉偏电阻为上拉电阻，所述上拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述上拉电阻连接到所述高电平或与所述高电平断开；所述下拉跳线电路中的拉偏电阻为下拉电阻，所述下拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述下拉电阻连接到所述低电平或与所述低电平断开，所述通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置，包括：

通过控制所述拉偏电阻开关，将所述待测芯片的管脚连接到相应的高电平或低电平。

根据本公开的实施例，所述拉偏电阻为可调节电阻，所述方法还包括：

根据所述待测芯片的测试需求，设置所述可调节电阻的阻值。

根据本公开的实施例，所述拉偏电阻为可更换电阻；所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻，所述方法还包括：

根据所述待测芯片的测试需求，在所述电阻插槽中插入相应阻值的电阻。

根据本公开的实施例，所述母板的测试位包括一个或多个母板芯片接口，所述测试位连接到多条引线，包括所述母板芯片接口连接到所述多条引线，所述可调节芯片测试板还包括至少一个子板，用于安装到所述母板的测试位，其中，所述子板包括芯片安装位和与所述母板芯片接口匹配的至少一个子板芯片接口，所述将待测芯片的管脚连接到相应引线，包括：

将所述待测芯片放置于所述芯片安装位；

将所述子板芯片接口连接到相应的母板芯片接口，从而使所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。

根据本公开实施例提供的技术方案，公开了一种可调节芯片测试板，包括：母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平。本公开的技术方案可以应用在THB测试、HAST测试或其他芯片测试的场景，通过在芯片测试板上设置跳线区，可以根据芯片测试需求，对待测芯片各个管脚进行灵活的拉偏，然后将安装有待测芯片的芯片测试板放入THB或HAST测试环境中，对待测芯片加电进行老化测试。根据本公开实施例的技术方案可根据测试需要，通过调整跳线区对待测芯片各个管脚的拉偏情况进行灵活调整，无需更换新的芯片测试板。进一步地，本公开实施例可以采用子母板设计，通过更换子板可以适配相同管脚数量的不同芯片的测试需求，降低芯片测试成本，提高芯片测试效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：

图1示出根据本公开实施例的可调节芯片测试板的结构示意图。

图2示出根据本公开实施例的可调节芯片测试板的跳线区的结构示意图。

图3示出根据本公开实施例的可调节芯片测试板的子板的结构示意图。

图4示出根据本公开的实施例的使用可调节芯片测试板对芯片进行测试方法的流程图。

图5示出根据本公开另一实施例的使用可调节芯片测试板对芯片进行测试方法的流程图。

具体实施方式

下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。

在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。

另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。

如上所述，伴随着集成电路产业的快速发展，芯片测试的重要性也日益凸显。THB（温湿度偏压实验）以及HAST（高加速温湿度应力测试）用于评估芯片在恶劣环境下的可靠性，其加速芯片的失效进程，使得更快的暴露芯片可能存在的问题并对芯片进行改进。芯片在进行THB及HAST测试时，往往要求测试时待测芯片的功耗尽可能小、尽可能多的待测芯片管脚参与偏压、芯片金属化之间尽可能多的分布电位差、给待测芯片施加工作范围内的最大工作电压。

在HAST和THB测试过程中，将芯片装载在芯片测试板上进行测试，由于芯片在测试过程中可能出现功耗过大等异常情形，为了满足上述测试要求，在测试过程中需要对芯片管脚的拉偏情况进行调整。现有芯片测试板在设计制作时，芯片管脚拉偏大都采用固定拉偏的方式，具体表现在将提前考虑好的芯片管脚拉偏状态（上拉或者下拉）通过焊接固化在芯片测试板上，无法根据测试时芯片的表现对芯片测试板的拉偏状态进行调整，并且仅能用于同一款芯片的测试。

为了解决上述技术问题，本发明公开了一种可调节芯片测试板，包括：母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平。本公开的技术方案可以应用在THB测试、HAST测试或其他需要对芯片管脚进行拉偏的芯片测试场景，通过在芯片测试板上设置跳线区，可以根据芯片测试需求，对待测芯片各个管脚进行拉偏。在THB测试或HAST测试场景下，将安装有待测芯片的芯片测试板放入THB或HAST测试环境中，对待测芯片加电进行老化测试，并可根据测试需要，通过调整跳线区对待测芯片各个管脚的拉偏情况进行灵活调整，无需更换新的芯片测试板。由于可以通过跳线电路灵活设置待测芯片的管脚拉偏状态，本公开实施例的芯片测试板适用于相同封装的不同芯片的测试。进一步地，本公开实施例的可调节芯片测试板可以采用子母板设计，通过更换子板可以适配相同管脚数量的不同封装芯片的测试需求。具体地，母板与子板之间的连接关系是固定的，但子板与芯片管脚之间的连接关系可以根据实际情况而设计，只要芯片的管脚数量满足芯片测试板的要求，即可通过使用相应的子板来进行测试过程，而不要求待测芯片具有相同的封装。因此，本公开实施例的芯片测试板可以显著降低芯片测试成本，提高芯片测试效率。

图1示出根据本公开实施例的可调节芯片测试板的结构示意图。

如图1所示，所述可调节芯片测试板包括：母板100，包括至少一个测试位110，所述测试位110连接到多条引线400，所述引线400用于连接待测芯片的相应管脚，例如PIN1、PIN2、PIN3、PIN4；跳线区200，设置于所述母板100；所述跳线区200包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线400通过所述跳线电路连接到预设电平。

根据本公开的实施方式，所述测试位110用于放置待测芯片，待测芯片的相应管脚与引线连接。进一步地，当测试位的数量为多个时，放置在测试位中的多个待测芯片的相同管脚通过引线400进行并联。所述引线400还连接到跳线电路，使得跳线电路与待测芯片的管脚连接。当测试位的数量为多个时，放置在测试位中的多个待测芯片的相同管脚通过引线400进行并联后连接到跳线电路。例如，在图1中，两个芯片的PIN1管脚并联后通过引线CH01连接到跳线电路，两个芯片的PIN2管脚并联后通过引线CH02连接到跳线电路，两个芯片的PIN3管脚并联后通过引线CH03连接到跳线电路，两个芯片的PIN4管脚并联后通过引线CH04连接到跳线电路。通过在芯片测试板上设置跳线区，方便根据芯片测试需求，对待测芯片各个管脚进行灵活的拉偏，无需更换新的芯片测试板，降低芯片测试成本，提高芯片测试效率。

图2示出根据本公开实施例的可调节芯片测试板的跳线区的结构示意图。如图2所示，所述跳线电路包括上拉跳线电路210和下拉跳线电路220。

所述引线通过上拉跳线电路210连接到高电平V_CCmax，并且通过所述下拉跳线电路220连接到低电平GND。待测芯片的相同管脚通过引线并联后再连接到相应跳线电路，进而通过跳线电路连接到预设电平，例如高电平V_CCmax和低电平GND。当待测芯片的相应管脚需要接通高电平时，断开下拉跳线电路220并接通上拉跳线电路210，即可将相应管脚接入高电平；相反，当待测芯片的相应管脚需要接通低电平时，断开上拉跳线电路210并接通下拉跳线电路220，即可将相应管脚接入低电平。通过调整跳线电路接入的预设电平，可以将待测芯片的不同管脚接入合适的相应电平，从而实现根据待测芯片的测试要求对芯片管脚的拉偏状态进行调整，无需重新制作芯片测试板，提高了测试效率。

根据本公开的实施方式，所述上拉跳线电路210中的拉偏电阻为上拉电阻211，所述上拉跳线电路中的拉偏电阻开关230用于控制所述引线400通过所述上拉电阻211连接到所述高电平或与所述高电平断开。所述下拉跳线电路中的拉偏电阻为下拉电阻221，所述下拉跳线电路中的拉偏电阻开关230用于控制所述引线400通过所述下拉电阻221连接到所述低电平或与所述低电平断开。上拉电阻211、下拉电阻221与所述测试位之间通过拉偏电阻开关230进行连接控制。进一步地，所述拉偏电阻开关230为跳线帽，当跳线帽插入时，电路接通，当跳线帽卸除时，电路断开，使用跳线帽可以方便控制跳线电路的通断状态。进一步地，所述引线400连接到跳线电路中两个拉偏电阻开关230之间。

根据本公开的实施方式，用于连接多个待测芯片的相同管脚的多条引线400并联后连接到同一跳线电路。如图1所示，所述母板100包括多条引线400，所述引线400将安装在测试位110的多个待测芯片的相同管脚进行并联，并连接到跳线区的对应跳线电路，以实现通过跳线电路对待测芯片的相同管脚进行拉偏。

根据本公开的实施方式，所述拉偏电阻为可调节电阻。所述可调节电阻为可调节电阻值的电阻，例如包括瓷盘可调电阻、贴片可调电阻、线绕可调电阻等。在待测芯片进行测试过程中，如果发现待测芯片与拉偏电阻的电阻值不匹配，可以对拉偏电阻的阻值进行调节，无需更换额外的芯片测试板，提高芯片测试效率。

根据本公开的实施方式，所述拉偏电阻为可更换电阻。所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻。在待测芯片进行测试过程中，如果发现待测芯片与拉偏电阻的电阻值不匹配，从电阻插槽取下当前拉偏电阻，替换为阻值合适的电阻，无需更换额外的芯片测试板，提高芯片测试效率。

根据本公开的实施方式，如图1所示，所述母板的测试位110包括一个或多个母板芯片接口120，所述测试位连接到多条引线400，包括所述母板芯片接口120连接到所述多条引线400。

图3示出根据本公开实施例的可调节芯片测试板的子板的结构示意图。如图3所示，所述可调节芯片测试板，还包括：至少一个子板300，用于安装到所述母板100的测试位，其中：所述子板300包括芯片安装位（Socket）130和与所述母板芯片接口120匹配的至少一个子板芯片接口121；当所述子板300安装到所述母板100的测试位时，所述母板芯片接口120与所述子板芯片接口121相连接，当所述待测芯片放置于所述芯片安装位130时，所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。

根据本公开的实施例，子板包括芯片安装位130，芯片安装位130用于安装待测芯片，当待测芯片放置到芯片安装位130时，待测芯片的管脚与子板芯片接口121连接，并通过子板芯片接口121与母板芯片接口120的连接，使得芯片管脚与母板上的引线连接，最终实现将芯片管脚与跳线电路和预设电平连接。

多个待测芯片的相同管脚均由对应的引线进行并联后，与母板跳线区的对应的一个跳线电路连接，通过该跳线电路控制每个待测芯片的相同管脚拉偏状态。例如，如图2和图3所示，第一待测芯片和第二待测芯片均具有PIN1、PIN2、PIN3和PIN4管脚，则第一待测芯片的PIN1管脚和第二待测芯片的PIN1管脚由引线并联后通过引线CH01连接到1a跳线电路，通过1a跳线电路接入预设电平。再例如，第一待测芯片的PIN2管脚和第二待测芯片的PIN2管脚由引线并联后通过引线CH02连接到1b跳线电路，通过1b跳线电路接入预设电平。再例如，第一待测芯片的PIN3管脚和第二待测芯片的PIN3管脚由引线并联后通过引线CH03连接到1c跳线电路，通过1c跳线电路接入预设电平。再例如，第一待测芯片的PIN4管脚和第二待测芯片的PIN4管脚由引线并联后通过引线CH04连接到1d跳线电路，通过1d跳线电路接入预设电平。

根据本公开的实施方式，如图1和图3所示，所述母板包括母板芯片接口120，所述子板包括子板芯片接口121，所述母板芯片接口120和所述子板芯片接口121互相配合，用于将所述母板100和所述子板300互相连接。

所述母板芯片接口120包括多个母板连接端，每个母板连接端连接到相应的跳线电路。

所述子板芯片接口121包括多个子板连接端，用于连接到芯片安装位中的待测芯片的多个管脚。每个待测芯片的相同管脚均连接到对应的子板连接端，当母板芯片接口与子板芯片接口结合时该子板连接端与对应的母板连接端连接，由于母板连接端与母板跳线区200中对应的一个跳线电路连接，从而能够通过该跳线电路控制每个待测芯片的相同管脚的拉偏状态。

根据本公开的实施例，子板连接端可以实现为插针，母板连接端可以实现为与子板连接端适配的插座；或者，母板连接端可以实现为插针，子板连接端可以实现为母板连接端适配的插座。

例如，第一待测芯片和第二待测芯片均具有PIN1、PIN2、PIN3和PIN4管脚，则第一待测芯片的PIN1管脚由a1子板连接端连接到a1’母板连接端，第二待测芯片的PIN1管脚由b1子板连接端连接到b1’母板连接端，所述a1’母板连接端和b1’母板连接端并联后通过引线CH01连接到1a跳线电路，通过1a跳线电路接入预设电平。再例如，第一待测芯片的PIN2管脚由a2子板连接端连接到a2’母板连接端，第二待测芯片的PIN2管脚由b2子板连接端连接到b2’母板连接端，所述a2’母板连接端和b2’母板连接端并联后通过引线CH02连接到1b跳线电路，通过1b跳线电路接入预设电平。再例如，第一待测芯片的PIN3管脚由a3子板连接端连接到a3’母板连接端，第二待测芯片的PIN3管脚由b3子板连接端连接到b3’母板连接端，所述a3’母板连接端和b3’母板连接端并联后通过引线CH03连接到1c跳线电路，通过1c跳线电路接入预设电平。再例如，第一待测芯片的PIN4管脚由a4子板连接端连接到a4’母板连接端，第二待测芯片的PIN4管脚由b4子板连接端连接到b4’母板连接端，所述a4’母板连接端和b4’母板连接端并联后通过引线CH04连接到1d跳线电路，通过1d跳线电路接入预设电平。

图4示出根据本公开的实施例使用可调节芯片测试板对芯片进行测试方法的流程图。如图4所示，其中，所述可调节芯片测试板，包括：母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平，所述方法包括以下步骤S101 - S103。

在步骤S101中，将待测芯片的管脚连接到相应引线。

在步骤S102中，通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置。

在步骤S103中，将偏置状态下的所述待测芯片置于测试环境中。

根据本公开的实施方式，所述测试位用于放置待测芯片，并将待测芯片的相应管脚与测试位连接。进一步地，当测试位的数量为多个时，设置在测试位中的多个待测芯片的多个相同管脚通过引线进行并联。另外，所述引线连接到跳线电路。进一步地，所述将偏置状态下的所述待测芯片置于测试环境中，包括将安装待测芯片的芯片测试板放入THB或HAST测试环境中，对待测芯片加电进行老化测试。

根据本公开的实施方式，其中，所述跳线电路包括上拉跳线电路和下拉跳线电路；所述引线通过上拉跳线电路连接到高电平，并且通过所述下拉跳线电路连接到低电平。由于所述测试位通过跳线电路连接到预设电平，当待测芯片的相应管脚需要接通高电平时，断开下拉跳线电路并接通上拉跳线电路，即可将相应管脚接入高电平；当待测芯片的相应管脚需要接通低电平时，断开上拉跳线电路并接通下拉跳线电路，即可将相应管脚接入低电平。通过调整跳线电路接入的预设电平，可以将待测芯片的不同管脚接入合适的相应电平，从而实现根据待测芯片的测试要求对芯片管脚的拉偏状态进行调整，无需重新制作芯片测试板，提高了测试效率。

根据本公开的实施方式，用于连接多个待测芯片的相同管脚的多条引线并联后连接到同一跳线电路。所述母板包括多条引线，所述引线将安装在测试位的多个待测芯片的相同管脚进行并联，并连接到跳线区的对应的跳线电路，以实现通过跳线电路对待测芯片的相同管脚进行拉偏。

根据本公开的实施方式，其中，所述上拉跳线电路中的拉偏电阻为上拉电阻，所述上拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述上拉电阻连接到所述高电平或与所述高电平断开；所述下拉跳线电路中的拉偏电阻为下拉电阻，所述下拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述下拉电阻连接到所述低电平或与所述低电平断开，通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置，包括：通过控制所述拉偏电阻开关，将所述待测芯片的管脚连接到相应的高电平或低电平。

由于所述测试位通过跳线电路连接到预设电平，当待测芯片的相应管脚需要接通高电平时，断开下拉跳线电路并接通上拉跳线电路，即可将相应管脚接入高电平；当待测芯片的相应管脚需要接通低电平时，断开上拉跳线电路并接通下拉跳线电路，即可将相应管脚接入低电平。通过在调整跳线电路接入预设电平的类型，可以控制待测芯片的不同类型管脚接入预设电平的类型，从而实现根据待测芯片的测试状态对芯片管脚的拉偏状态进行调整，无需重新制作芯片测试板，提高了测试效率。

图5示出根据本公开另一实施例的使用可调节芯片测试板对芯片进行测试方法的流程图。如图5所示，所述拉偏电阻为可调节电阻，所述方法包括以下步骤S101 - S104：

在步骤S101中，将待测芯片的管脚连接到相应测试位。

在步骤S102中，通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置。

在步骤S104中，根据所述待测芯片的测试需求，设置所述可调节电阻的阻值。

在步骤S103中，将偏置状态下的所述待测芯片置于测试环境中。

所述可调节电阻为可调节电阻值的电阻，包括瓷盘可调电阻、贴片可调电阻、线绕可调电阻等。在待测芯片进行测试过程中，如果发现待测芯片与拉偏电阻的电阻值不匹配，可以对拉偏电阻的阻值进行调节，无需更换额外的芯片测试板，提高芯片测试效率。

根据本公开的实施方式，所述拉偏电阻为可更换电阻；所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻，所述方法还包括：

根据所述待测芯片的测试需求，在所述电阻插槽中插入相应阻值的电阻。所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻。在待测芯片进行测试过程中，如果发现待测芯片与拉偏电阻的电阻值不匹配，可以对拉偏电阻进行更换，无需更换额外的芯片测试板，提高芯片测试效率。

根据本公开的实施方式，所述可调节芯片测试板，还包括：

所述母板的测试位包括多个母板芯片接口，所述测试位连接到多条引线，包括所述母板芯片接口连接到所述多条引线，所述可调节芯片测试板还包括至少一个子板，用于安装到所述母板的测试位，其中，所述子板包括芯片安装位和与所述母板芯片接口匹配的至少一个子板芯片接口，所述将待测芯片的管脚连接到相应引线，包括：将所述待测芯片放置于所述芯片安装位；将所述子板芯片接口连接到相应的母板芯片接口，从而使所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。

根据本公开的实施方式，子板包括芯片安装位，芯片安装位用于安装待测芯片，芯片安装位用于将芯片的管脚与子板芯片接口连接，并通过子板芯片接口与母板芯片接口的连接，使得芯片管脚与母板上的引线连接，最终实现将芯片管脚与跳线电路和预设电平连接。

当使用本公开的可调节芯片测试板对多个待测芯片进行测试时，每个待测芯片的相同管脚均由对应的引线进行并联后，与母板跳线区的对应的一个跳线电路连接，通过该跳线电路控制每个待测芯片的相同管脚的拉偏状态。例如，第一待测芯片和第二待测芯片均具有PIN1、PIN2、PIN3和PIN4管脚，则第一待测芯片的PIN1管脚和第二待测芯片的PIN1管脚均由引线并联后通过引线CH01连接到1a跳线电路，通过1a跳线电路接入预设电平。再例如，第一待测芯片的PIN2管脚和第二待测芯片的PIN2管脚均由引线CH02连接到1b跳线电路，通过1b跳线电路接入预设电平。再例如，第一待测芯片的PIN3管脚和第二待测芯片的PIN3管脚均由引线CH03连接到1c跳线电路，通过1c跳线电路接入预设电平。再例如，第一待测芯片的PIN4管脚和第二待测芯片的PIN4管脚均由引线CH04连接到1d跳线电路，通过1d跳线电路接入预设电平。

根据本公开的实施方式，所述母板包括母板芯片接口，所述子板包括子板芯片接口，所述母板芯片接口和所述子板芯片接口互相配合，用于将所述母板和所述子板互相连接。

所述母板芯片接口包括多个母板连接端，每个母板连接端连接到相应的跳线电路；所述子板芯片接口包括多个子板连接端，用于连接到芯片安装位中的待测芯片的多个管脚。每个待测芯片的相同管脚连接到对应的子板连接端，当母板芯片接口与子板芯片接口互联时该子板连接端与对应的母板连接端连接，且该母板连接端与母板跳线区中对应的一个跳线电路连接，从而通过该跳线电路控制每个待测芯片的相同管脚的拉偏状态。例如，第一待测芯片和第二待测芯片具有PIN1、PIN2、PIN3和PIN4管脚，则第一待测芯片的PIN1管脚由a1子板连接端连接到a1’母板连接端，第二待测芯片的PIN1管脚由b1子板连接端连接到b1’母板连接端，所述a1’母板连接端和b1’母板连接端并联后通过引线CH01连接到1a跳线电路，通过1a跳线电路接入预设电平。再例如，第一待测芯片的PIN2管脚由a2子板连接端连接到a2’母板连接端，第二待测芯片的PIN2管脚由b2子板连接端连接到b2’母板连接端，所述a2’母板连接端和b2’母板连接端并联后通过引线CH02连接到1b跳线电路，通过1b跳线电路接入预设电平。再例如，第一待测芯片的PIN3管脚由a3子板连接端连接到a3’母板连接端，第二待测芯片的PIN3管脚由b3子板连接端连接到b3’母板连接端，所述a3’母板连接端和b3’母板连接端并联后通过引线CH03连接到1c跳线电路，通过1c跳线电路接入预设电平。再例如，第一待测芯片的PIN4管脚由a4子板连接端连接到a4’母板连接端，第二待测芯片的PIN4管脚由b4子板连接端连接到b4’母板连接端，所述a4’母板连接端和b4’母板连接端并联后通过引线CH04连接到1d跳线电路，通过1d跳线电路接入预设电平。

本公开的技术方案可以应用在THB测试、HAST测试或其他芯片测试的场景，通过在芯片测试板上设置跳线区，可以根据芯片测试需求，对待测芯片各个管脚进行拉偏，然后将安装有待测芯片的芯片测试板放入THB或HAST测试环境中，对待测芯片加电进行老化测试，并可根据测试需要，调整跳线区对待测芯片各个管脚的拉偏情况进行灵活调整，无需对芯片测试板进行破坏性调整或更换新的芯片测试板。进一步地，本公开实施例采用子母板设计，通过更换子板可以适配相同管脚数量的不同芯片的测试需求，降低芯片测试成本，提高芯片测试效率。

以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.一种可调节芯片测试板，其特征在于，包括：

母板，包括至少一个测试位，所述测试位连接到多条引线，所述引线用于连接待测芯片的相应管脚；

跳线区，设置于所述母板；所述跳线区包括至少一个跳线电路，所述跳线电路包括拉偏电阻和拉偏电阻开关；所述引线通过所述跳线电路连接到预设电平；

所述跳线电路包括上拉跳线电路和下拉跳线电路；

所述引线通过上拉跳线电路连接到高电平，并且通过所述下拉跳线电路连接到低电平；

所述上拉跳线电路中的拉偏电阻为上拉电阻，所述上拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述上拉电阻连接到所述高电平或与所述高电平断开；

所述下拉跳线电路中的拉偏电阻为下拉电阻，所述下拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述下拉电阻连接到所述低电平或与所述低电平断开。

2.根据权利要求1所述的可调节芯片测试板，其特征在于：

用于连接多个待测芯片的相同管脚的多条引线并联后连接到同一跳线电路。

3.根据权利要求1所述的可调节芯片测试板，其特征在于：

所述拉偏电阻为可调节电阻。

4.根据权利要求1所述的可调节芯片测试板，其特征在于：

所述拉偏电阻为可更换电阻；

所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻。

5.根据权利要求1所述的可调节芯片测试板，其特征在于：

所述拉偏电阻开关为跳线帽。

6.根据权利要求1所述的可调节芯片测试板，其特征在于：

所述母板的测试位包括一个或多个母板芯片接口；

所述测试位连接到多条引线，包括所述母板芯片接口连接到所述多条引线。

7.根据权利要求6所述的可调节芯片测试板，其特征在于，所述可调节芯片测试板，还包括：

至少一个子板，用于安装到所述母板的测试位，其中：

所述子板包括芯片安装位和与所述母板芯片接口匹配的至少一个子板芯片接口；

当所述子板安装到所述母板的测试位时，所述母板芯片接口与所述子板芯片接口相连接，当所述待测芯片放置于所述芯片安装位时，所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。

8.一种使用可调节芯片测试板对芯片进行测试的方法，适用于权利要求1-7任一项所述的可调节芯片测试板，其特征在于，所述方法包括：

将所述待测芯片的管脚连接到相应引线；

通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置；

将偏置状态下的所述待测芯片置于测试环境中；

其中，所述跳线电路包括上拉跳线电路和下拉跳线电路；所述引线通过上拉跳线电路连接到高电平，并且通过所述下拉跳线电路连接到低电平；

所述上拉跳线电路中的拉偏电阻为上拉电阻，所述上拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述上拉电阻连接到所述高电平或与所述高电平断开；所述下拉跳线电路中的拉偏电阻为下拉电阻，所述下拉跳线电路中的拉偏电阻开关用于控制所述引线通过所述下拉电阻连接到所述低电平或与所述低电平断开，所述通过控制拉偏电阻开关，将所述待测芯片的管脚连接到相应预设电平，对所述待测芯片的管脚进行偏置，包括：通过控制所述拉偏电阻开关，将所述待测芯片的管脚连接到相应的高电平或低电平。

9.根据权利要求8所述的方法，其中，用于连接多个待测芯片的相同管脚的多条引线并联后连接到同一跳线电路。

10.根据权利要求8所述的方法，其特征在于，所述拉偏电阻为可调节电阻，所述方法还包括：

根据所述待测芯片的测试需求，设置所述可调节电阻的阻值。

11.根据权利要求8所述的方法，其特征在于，所述拉偏电阻为可更换电阻；所述跳线电路包括电阻插槽，用于插接不同电阻值的拉偏电阻，所述方法还包括：

根据所述待测芯片的测试需求，在所述电阻插槽中插入相应阻值的电阻。

12.根据权利要求8所述的方法，其特征在于，所述母板的测试位包括一个或多个母板芯片接口，所述测试位连接到多条引线，包括所述母板芯片接口连接到所述多条引线，所述可调节芯片测试板还包括至少一个子板，用于安装到所述母板的测试位，其中，所述子板包括芯片安装位和与所述母板芯片接口匹配的至少一个子板芯片接口，所述将所述待测芯片的管脚连接到相应引线，包括：

将所述待测芯片放置于所述芯片安装位；

将所述子板芯片接口连接到相应的母板芯片接口，从而使所述待测芯片的管脚经由所述子板芯片接口和所述母板芯片接口连接到所述母板上的相应引线。