JPS6154713A - ゲ−トアレイ装置 - Google Patents
ゲ−トアレイ装置Info
- Publication number
- JPS6154713A JPS6154713A JP59177721A JP17772184A JPS6154713A JP S6154713 A JPS6154713 A JP S6154713A JP 59177721 A JP59177721 A JP 59177721A JP 17772184 A JP17772184 A JP 17772184A JP S6154713 A JPS6154713 A JP S6154713A
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- Japan
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- output
- clock pulse
- terminals
- terminal
- input terminals
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路動作試験端子を有するゲートアレイ装置に
関するものである。
関するものである。
従来例の構成とその問題点
第１図は、従来のゲートアレイ装置である。第１図にお
いて、１け信号入力端子、２〜９はカウンタ動作試験端
子、１０はカウンタ出力端子。
いて、１け信号入力端子、２〜９はカウンタ動作試験端
子、１０はカウンタ出力端子。
１１〜１９は４ビツトカウンタ、２０〜２７はエクスク
ル−シブオア回路である。
ル−シブオア回路である。
次に、従来のゲートアレイの動作について説明する。ま
ず、４ビツトカウンタ１１〜１９の動作確認を行なう場
合は、入力端子１．試験端子２〜８を「０」の状態に固
定し、試験端子９にクロックパルスを加え、４ビツトカ
ウンタ１９の動作確認を出力端子１０の出力信号によっ
て行なう。そして、次に入力端子１．試験端子２〜７，
９を「０」の状態に固定し、試験端子８にクロックパル
スを加え、４ピツトカウンタ１８の動作確認を出力端子
１０の出力信号によつて行なう。この様にして以下４ビ
ットカウンタ１７，１６，１５，１４，１３゜１２を同
様に動作確認を行ない、最後に試験端子２〜９を「０」
の状態に固定し、入力端子１にクロックパルスを加え、
出力端子１０の出力信号により、４ビツトカウンタ１１
の動作確認を行なう。
ず、４ビツトカウンタ１１〜１９の動作確認を行なう場
合は、入力端子１．試験端子２〜８を「０」の状態に固
定し、試験端子９にクロックパルスを加え、４ビツトカ
ウンタ１９の動作確認を出力端子１０の出力信号によっ
て行なう。そして、次に入力端子１．試験端子２〜７，
９を「０」の状態に固定し、試験端子８にクロックパル
スを加え、４ピツトカウンタ１８の動作確認を出力端子
１０の出力信号によつて行なう。この様にして以下４ビ
ットカウンタ１７，１６，１５，１４，１３゜１２を同
様に動作確認を行ない、最後に試験端子２〜９を「０」
の状態に固定し、入力端子１にクロックパルスを加え、
出力端子１０の出力信号により、４ビツトカウンタ１１
の動作確認を行なう。
しかしながら、上記従来例においては試験端子２〜９の
８本の端子を動作確認専用に用意しなければならないの
で、半導体チップ内においてわざわざ端子の数だけ入力
用バッファを準備しなければならず、小型化にするとき
の問題になっていた。
８本の端子を動作確認専用に用意しなければならないの
で、半導体チップ内においてわざわざ端子の数だけ入力
用バッファを準備しなければならず、小型化にするとき
の問題になっていた。
発明の目的
本発明は、上記従来の問題点を除去するもので１、ゲー
トアレイ集積回路の入力端子及び入力バッファの有効利
用を目的とするものである。
トアレイ集積回路の入力端子及び入力バッファの有効利
用を目的とするものである。
発明の構成
本発明は、上記目的を達成するために１直列接続された
複数のカウンタ間にエクスクルシブオア回路を挿入し、
このエクスクルシブオア回路の他の入力に、それぞれチ
ップセレクタの出力端子を接続して、チップセレクタの
アドレス入力端子を制御することによって、所望のカウ
ンタの動作確認を行なえるよう構成したものであゃ、入
力端子数を減少でき、入力バッファの有効利用を図れる
という利点を有する。
複数のカウンタ間にエクスクルシブオア回路を挿入し、
このエクスクルシブオア回路の他の入力に、それぞれチ
ップセレクタの出力端子を接続して、チップセレクタの
アドレス入力端子を制御することによって、所望のカウ
ンタの動作確認を行なえるよう構成したものであゃ、入
力端子数を減少でき、入力バッファの有効利用を図れる
という利点を有する。
実施例の説明
以下に本発明の一実施例の構成について図面とともに説
明する。第２図は本発明の一実施例によるゲートアレイ
装置のブロック図である。
明する。第２図は本発明の一実施例によるゲートアレイ
装置のブロック図である。
第２図において、３１は制御回路、３２はチップセレク
タ回路、３３はカウンタ信号入力端子。
タ回路、３３はカウンタ信号入力端子。
３４はリセット端子、３５はチップセレクタ回路３２の
クロックパルス入力端子、３６〜３８はチップセレクタ
回路３２のアドレス入力端子、３９はカウンタ出力端子
、４０〜４７はチップセレクタ回路３２の出力信号線、
４８〜５６は４ビ、トカウンタ、５７〜６４はエクスク
ル−シブオア回路である。なお、このテンプセレクタ回
路３２はクロックパルス端子３５が「０」ま−たは「１
」のとき、アドレス入力端子３６〜３８で指定された出
力信号線４０〜４７のひとつに上記ｒＯＪまたはｒｌＪ
を出力するものである。
クロックパルス入力端子、３６〜３８はチップセレクタ
回路３２のアドレス入力端子、３９はカウンタ出力端子
、４０〜４７はチップセレクタ回路３２の出力信号線、
４８〜５６は４ビ、トカウンタ、５７〜６４はエクスク
ル−シブオア回路である。なお、このテンプセレクタ回
路３２はクロックパルス端子３５が「０」ま−たは「１
」のとき、アドレス入力端子３６〜３８で指定された出
力信号線４０〜４７のひとつに上記ｒＯＪまたはｒｌＪ
を出力するものである。
次に、上記実施例の動作を説明する。第２図において、
ゲートアレイ装置６５を通常に使用する場合は、制御回
路３１をゲートアレイ装置６５から取りはずしておく。
ゲートアレイ装置６５を通常に使用する場合は、制御回
路３１をゲートアレイ装置６５から取りはずしておく。
チップセレクタ回路３２はリセットするので動作せず、
出力信１号線４ｏ〜４７のいずれもが「０」になってい
る。従って、入力端子３４に入力されたパルスは４ビツ
トカウンタ４８〜５６全てでカウントされた後、すなわ
ち、１６０９乗個に１個、出力端子３９から出力信号が
出力される。
出力信１号線４ｏ〜４７のいずれもが「０」になってい
る。従って、入力端子３４に入力されたパルスは４ビツ
トカウンタ４８〜５６全てでカウントされた後、すなわ
ち、１６０９乗個に１個、出力端子３９から出力信号が
出力される。
また、このゲートアレイ装置６５を試験するときには、
制御回路３１を第２図のようにゲートアレイ装置６５に
接続する。このとき、リセットは解除される。４ビツト
カクンタ５６を試験したいとき釦は、アドレス入力端子
３６をｒＯＪ、３７をｒＯＪ、３８を「０」にして、ク
ロックパルス入力端子３５にクロックパルスを入力して
、出力端子３９の出力によシ、４ビツトカウンタ５６の
動作確認を行なう。そして、４ビツトカウンタ５５を試
験したいときは、アドレス入力端子３６を「０」。
制御回路３１を第２図のようにゲートアレイ装置６５に
接続する。このとき、リセットは解除される。４ビツト
カクンタ５６を試験したいとき釦は、アドレス入力端子
３６をｒＯＪ、３７をｒＯＪ、３８を「０」にして、ク
ロックパルス入力端子３５にクロックパルスを入力して
、出力端子３９の出力によシ、４ビツトカウンタ５６の
動作確認を行なう。そして、４ビツトカウンタ５５を試
験したいときは、アドレス入力端子３６を「０」。
３７をｒＯＪ、３８をｒｌＪ Ｋ してクロックパルス
入力端子３５１Ｃクロツクパルスを入力して、出力端子
３９の出力によシ、４ビツトカウンタ５５の動作確認を
行なう。同様に４ビツトカウンタ４９を試験したいとき
は、アドレス入力端子３６を「１」。
入力端子３５１Ｃクロツクパルスを入力して、出力端子
３９の出力によシ、４ビツトカウンタ５５の動作確認を
行なう。同様に４ビツトカウンタ４９を試験したいとき
は、アドレス入力端子３６を「１」。
３７をｒｘＪ、３ｓを「１」にして、クロックパルス入
力端子３５にクロックパルスを入力して、出力端子３９
の出力により、４ビツトカウンタ５５の動作確認を行な
う。
力端子３５にクロックパルスを入力して、出力端子３９
の出力により、４ビツトカウンタ５５の動作確認を行な
う。
なお、４ピツトカウンタ４８を試験したいときは、リセ
ット端子３４をリセットして、入力端子３３からクロッ
クパルスを入力して、出力端子３９の出力によシ、４ビ
ツトカウンタ４８の動作確認を行なう。
ット端子３４をリセットして、入力端子３３からクロッ
クパルスを入力して、出力端子３９の出力によシ、４ビ
ツトカウンタ４８の動作確認を行なう。
以上のように、制御回路３１でアドレス入力端子３６〜
３８を指定することによって、４ピツトカウンタ４８〜
５６のいずれもが、ひとつずつ動作確認できる。また、
制御回路３１をゲートアレイ装置６５から取）はずすこ
とによって、自動的にチップセレクタ回路３２をリセッ
トでき、出力信号線４０〜４７を全てｒＯＪにできるも
のである。
３８を指定することによって、４ピツトカウンタ４８〜
５６のいずれもが、ひとつずつ動作確認できる。また、
制御回路３１をゲートアレイ装置６５から取）はずすこ
とによって、自動的にチップセレクタ回路３２をリセッ
トでき、出力信号線４０〜４７を全てｒＯＪにできるも
のである。
発明の効果
本発明は上記実施例から明らかなよう３．に、直列接続
された複数のカウンタ間にエクスクルシブオア回路を挿
入し、このエクスクルシブオア回路の他の入力に、それ
ぞれチップセレクタの出力端子を接続して、チップセレ
クタのアドレス入力端子を制御することによって、所望
のカウンタの動作確認を行なえるよう構成したので、入
力端子数を減少でき、入力バッファの有効利用を図れる
という効果を有する。
された複数のカウンタ間にエクスクルシブオア回路を挿
入し、このエクスクルシブオア回路の他の入力に、それ
ぞれチップセレクタの出力端子を接続して、チップセレ
クタのアドレス入力端子を制御することによって、所望
のカウンタの動作確認を行なえるよう構成したので、入
力端子数を減少でき、入力バッファの有効利用を図れる
という効果を有する。
第１図は従来のゲートアレイ装置のブロック図、第２図
は本発明の一実施例によるゲートアレイ装置のブロック
図である。 入力端子、３６〜３８・・・アドレス入力端子、３イ。 ・・・出力端子、４０〜４７・・・出力信号線、４８〜
５６・・・４ピツトカウンタ、５７〜６４・・・エクス
クルシブオア回路、６５・・・ゲートアレイ装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
は本発明の一実施例によるゲートアレイ装置のブロック
図である。 入力端子、３６〜３８・・・アドレス入力端子、３イ。 ・・・出力端子、４０〜４７・・・出力信号線、４８〜
５６・・・４ピツトカウンタ、５７〜６４・・・エクス
クルシブオア回路、６５・・・ゲートアレイ装置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 直列接続された複数のカウンタ間にエクスクルシブオア
回路を挿入し、このエクスクルシブオア回路の他の入力
に、それぞれチップセレクタの出力を接続して、上記チ
ップセレクタのアドレス入力を制御することによって、
所望のカウンタの動作確認を行なえるよう構成したゲー
トアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177721A JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177721A JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154713A true JPS6154713A (ja) | 1986-03-19 |
| JPH0342813B2 JPH0342813B2 (ja) | 1991-06-28 |
Family
ID=16035946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177721A Granted JPS6154713A (ja) | 1984-08-27 | 1984-08-27 | ゲ−トアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
-
1984
- 1984-08-27 JP JP59177721A patent/JPS6154713A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342813B2 (ja) | 1991-06-28 |
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