KR900006412B1 - 카운터를 사용한 테스트 논리회로 - Google Patents

Abstract

내용 없음.

Description

카운터를 사용한 테스트 논리회로

제 1 도는 본 발명 회로도.

제 2 도는 본 발명 회로의 진리표.

* 도면의 주요부분에 대한 부호의 설명

10 : 테스트 페드부 20 : 테스트 모드 카운터부

30 : 테스트 회로부

본 발명은 집적회로의 효율적인 테스트를 위하여 카운터를 이용하여 구성한 테스트 논리회로에 관한 것이다. 집적회로의 테스트는 시간이 많이 걸리기 때문에 이로인한 집적회로의 제작단가상승등의 여러 문제가 발생하며, 특히 초 대규모 집적회로(VLSI)에서는 상기한 테스트 문제가 회로의 복잡성으로 인하여 더욱심각한 문제로 대두되고 있다.

일반적으로 집적회로를 테스트하는 방법으로는 테스트 페드를 만들어 테스트 신호를 인가하는 방법을 사용하여, 테스트 시간을 단축하기 위하여 여러개의 테스트 페드를 만들어 사용하는 방법을 이용하고 있다. 그러나 테스트 페드를 여러개 만들어 집적회로를 테스트 할 경우에는 칩 사이즈가 늘어나게 되고 패키지 핀수가 증가되어 결과적으로 제작단가가 상승되는 문제점이 있었다.

본 발명은 상기한 문제점을 개선하기 위하여 안출한 것으로서, 하나의 테스트 페드를 이용하여 여러개의 테스트 페드를 사용하는 것과 동일한 동작을 수행하도록 구성함으로써 집적회로의 테스트 시간을 줄이고, 테스트 패드의 수를 줄이며, 이로 인하여 칩 사이즈를 줄일 수 있는 테스트 논리회로를 제공하는 것을 그목적으로 한다.

이하 첨부된 도면에 의하여 본 발명을 상세히 설명한다.

제 1 도는 본 발명 회로도로서 테스트 페드부(10)와 테스트 모드 카운터부(20)와 테스트 회로부(30)로 구성되며. 테스트 페드부(10)는 테스트 페드와 입력도호 회로로 구성되며, 테스트 모드 카운터부(20)는 테스트 페드로부터 입력되는 신호에 의해 동작하는 카운터로서 제 1 도에는 3진 카운터를 구성한 예를 도시한 것이며, 테스트 회로부(30)는 오아게이트(G₁,G₂)와 낸드게이트(G₃) 및 인버터(G₄)로 이루어진 논리회로가 복수로 구성되어 진다.

상기한 테스트 회로부(30)에 있어서 오아게이트(G₁,G₂)의 입력단에는 각각 서로 반전된 테스트 신호(T₀)가 인가되도록 인버터(G₄)를 연결하고, 오아게이트(G₁)의 타 입력단에는 본 시스템이 동작할때 쓰이는 데이타 입력신호(D₀)가 인가되고, 오아게이트(G₂)의 타 입력단에는 외부에서 강제적으로 인가되는 빠른 데이타 입력신호(S)가 인가되며, 상기한 오아게이트(G₁,G₂)의 출력신호를 입력신호로 하는 낸드게이트(G₃)는 본 시스템이 동작할 때 쓰이는 데이타 출력신호(O₀)를 출력한다.

상기한 테스트 회로부(30)에 있어서 테스트 페드로부터 입력되는 신호를 테스트 신호(T₀)로서 사용하는 논리회로(G₁-G₄)와 동일한 구성으로 테스트 모드 카운터부(20)의 각 출력신호를 테스트 모드신호(T₁-T₃)로 사용하는 논리회로가 각각 분리되어 구성되며, 이때 상기 논리회의 데이타 입력신호(D1-D3)는 각각분리된 신호가 입력되고, 외부로부터의 강제적인 입력신호(S)는 모두 동일한 신호로서 인가된다.

상기한 구성을 갖는 본 발명 회로의 동작을 첨부된 제 2 도의 진리표를 참조하여 설명한다. 먼저 테스트페드에 아무런 신호가 인가되지 않을 때에는 테스트 모드신호(T₀-T₃)는 모두 로우레벨 신호가 출력되어 테스트 모드가 아니며, 이로 인하여 각(논리회로에는 데이타 입력신호(D₀-D₃)에 의하여 각 논리회로의 출력신호흐(O₀-O₃)가 결정되어 진다. 테스트 페드에 하이레벨 신호를 인가하면 테스트 모드신흐(T₀)노드에 하이레벨이 가해짐으로써 테스트모드 신호(T₀)에 의하여 오아게이트(G₁)에는 하이레벨이 입력되고 오아게이트(G₂)에는 로우레벨이 입력되므로 외부입력신호(S)에 의해 낸드게이트(G₃)의 출력신호가 결정되어 진다. 이때가 테스트 0모드로서, 나머지 테스트모드신호(T₁-T₃)는 모두 로우레벨이므로 테스트 모드가 실행되지 않는다. 테스트 페드에 펄스 1개를 넣어주면 카운터의 출력신호는 테스트 1출력신호(T₁)만 하이레벨이 출력되어 테스트 1의 테스트 회로 부분만이 데이타 입력신호(D₁)가 데이타 출력신호(O₁)로서 출력되다가 외부입력신호(S)가 데이타 출력신호(O₁)로서 출력된다. 이때 나머지는 논리회로의 데이타 입력신호(D₀,D₂,D₃)는 각각 출력신호(O₀,O₂,O₃)로서 출력된다. 이때가 테스트 1모드이다. 또한 테스트 페드에 펄스 6개를 입력하면 카운터의 출력(T₁,T₂,T₃)이 0,l,1로 출력되어 테스트 2와 테스트 3모드로 되며, 테스트 모드신호(T₂,T₃)가 하이레벨로 인가되어 외부입력신호(S)가 출력신호(O₂,O₃)로서 변환 출력된다.

상기한 바와 같이 테스트 페드로부터 인가되는 펄스수에 따라 테스트 모드를 선택하여, 선택된 테스트 모드에 외부입력신호(S)를 빠른 속도로 인가하여 집적회로의 테스트시간을 단축하도록 한다.

예를 들어서 시계용 집적회로의 초,분, 시, 일,주,월, 년등의 카운터를 모두 테스트하자면 상당한 시간이 소요되나 본 발명 회로와 같이 3진 카운터를 사용하여 4가지 테스트 모드를 만들어 외부입력신호(S)로서 스피드 업(speed-up)데이타를 사용하여 많은 시간을 줄일 수 있으며, 또한 본 발명회로는 카운터의 자리수를 확장하고 테스트 모드에 따르는 논리게이트를 구성하여 테스트 모드의 확장을 용이하게 실시할 수 있다.

상기한 바와 같이 본 발명 회로에 의하면 하나의 테스트 페드로서 여러개의 테스트 모드를 수행할 수 있음으로 인하여, 테스트 시간을 단축하고 테스트 페드수를 줄일 수 있으며 이에 따라 칩 사이즈를 줄일 수 있는 이점이 있다.

Claims (1)

1. 데스트 페드부(10)와, 상기 테스트 페드부(10)로부터 인가되는 신호에 따라 복수개의 테스트 모드를 설정하는 테스트 모드 카운터부(20)로 이루어진 테스트 회로에 있어서, 상기한 테스트 페드부(10)의 출력단과 카운터의 각 출력단에 오아게이트(G₁,G₂)와 낸드게이트(G₃)와 인버터(G₂)로 구성된 논리회로를 구성하여, 테스트 페드부(l0)의 펄스로서 테스트모드 카운터부(20)의 출력에 따르는 복수의 테스트 모드를 외부입력신호(S)에 의해 동시에 수행하는 테스트 회로부(30)를 포함하는 것을 특징으로 하는 카운터를 사용한 테스트 논리회로.

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