JP3438263B2 - 入力セルおよび半導体集積回路の試験方法 - Google Patents
入力セルおよび半導体集積回路の試験方法Info
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- JP3438263B2 JP3438263B2 JP19369393A JP19369393A JP3438263B2 JP 3438263 B2 JP3438263 B2 JP 3438263B2 JP 19369393 A JP19369393 A JP 19369393A JP 19369393 A JP19369393 A JP 19369393A JP 3438263 B2 JP3438263 B2 JP 3438263B2
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- Japan
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- cell
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- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードセル、ゲ
ートアレイなどの半導体集積回路の入力セルに関する。
ートアレイなどの半導体集積回路の入力セルに関する。
【０００２】
【従来の技術】従来の入力セルは、外部信号をセル内部
に入力する入力端子と、その入力された外部信号をセル
内部より半導体集積回路内部に出力する出力端子とで構
成されていた。
に入力する入力端子と、その入力された外部信号をセル
内部より半導体集積回路内部に出力する出力端子とで構
成されていた。
【０００３】
【発明が解決しようとする課題】従来の入力セルでは、
半導体集積回路において回路の大規模化および高集積化
によって複雑化された回路機能をテストするには回路を
部分的に検証しなければならなく、回路を部分的に検証
するにはその都度テストピンが必要になり多ピン化して
しまうという欠点がある。また、テストピンを必要に応
じて使用してしまうと半導体集積回路チップを大きくし
てしまうという欠点がある。本発明の目的は、このよう
な課題を解決するもので、ピン削減および、半導体集積
回路チップの面積縮小を実現することにある。
半導体集積回路において回路の大規模化および高集積化
によって複雑化された回路機能をテストするには回路を
部分的に検証しなければならなく、回路を部分的に検証
するにはその都度テストピンが必要になり多ピン化して
しまうという欠点がある。また、テストピンを必要に応
じて使用してしまうと半導体集積回路チップを大きくし
てしまうという欠点がある。本発明の目的は、このよう
な課題を解決するもので、ピン削減および、半導体集積
回路チップの面積縮小を実現することにある。
【０００４】
【課題を解決するための手段】本発明の入力セルは、半
導体集積回路の入力セルにおいて、外部信号をセル内部
に入力する第１の入力端子と、該第１の入力端子より入
力された信号をセル内部より半導体集積回路内部へ出力
する第１の出力端子と、該第１の出力端子の信号が入力
される半導体集積回路の出力信号を入力する第２の入力
端子と、選択制御信号をセル内部に入力する第３の入力
端子と、該第３の入力端子より入力された選択信号の状
態により前記第１の入力された信号及び前記第２の入力
端子より入力された信号の一方を選択する機能と該機能
で選択された信号をセル内部より他の半導体集積回路内
部へ出力する第２の出力端子とを備えたことを特徴とす
る。本発明の入力セルを用いた第１の半導体集積回路と
第２の半導体集積回路の試験方法は、入力セルを用いた
第１の半導体集積回路と第２の半導体集積回路の試験方
法において、外部信号を前記入力セルの第１の入力端子
に入力し、前記入力セルの第１の出力端子から出力され
る信号を前記第１の半導体集積回路に入力し、前記第１
の半導体集積回路の出力を前記入力セルの第２の入力端
子に入力し、選択制御信号を前記入力セルの第３の入力
端子に入力し、前記入力セルは前記第３の入力端子に入
力される信号の状態により、前記第１の入力された信号
及び前記第２の入力端子より入力された信号の一方を第
２の出力端子から出力し、前記第２の出力端子から出力
された信号を前記第２の半導体集積回路に入力すること
を特徴とする。
導体集積回路の入力セルにおいて、外部信号をセル内部
に入力する第１の入力端子と、該第１の入力端子より入
力された信号をセル内部より半導体集積回路内部へ出力
する第１の出力端子と、該第１の出力端子の信号が入力
される半導体集積回路の出力信号を入力する第２の入力
端子と、選択制御信号をセル内部に入力する第３の入力
端子と、該第３の入力端子より入力された選択信号の状
態により前記第１の入力された信号及び前記第２の入力
端子より入力された信号の一方を選択する機能と該機能
で選択された信号をセル内部より他の半導体集積回路内
部へ出力する第２の出力端子とを備えたことを特徴とす
る。本発明の入力セルを用いた第１の半導体集積回路と
第２の半導体集積回路の試験方法は、入力セルを用いた
第１の半導体集積回路と第２の半導体集積回路の試験方
法において、外部信号を前記入力セルの第１の入力端子
に入力し、前記入力セルの第１の出力端子から出力され
る信号を前記第１の半導体集積回路に入力し、前記第１
の半導体集積回路の出力を前記入力セルの第２の入力端
子に入力し、選択制御信号を前記入力セルの第３の入力
端子に入力し、前記入力セルは前記第３の入力端子に入
力される信号の状態により、前記第１の入力された信号
及び前記第２の入力端子より入力された信号の一方を第
２の出力端子から出力し、前記第２の出力端子から出力
された信号を前記第２の半導体集積回路に入力すること
を特徴とする。
【０００５】
【実施例】以下、本発明の一実施例を図を参照しながら
説明する。ただし、保護抵抗および保護ダイオードは図
示していない。
説明する。ただし、保護抵抗および保護ダイオードは図
示していない。
【０００６】図１は、本発明の入力セルの一実施例の回
路図である。ただし、保護抵抗および保護ダイオードは
図示していない。
路図である。ただし、保護抵抗および保護ダイオードは
図示していない。
【０００７】図１の入力セルの回路図において、外部信
号が入力端子１よりセル内部に入力され、インバータ
６、７を通過して出力端子２より同レベルでセル内部か
ら半導体集積回路内部に出力される。インバータ９と論
理積１０、１１と論理和１２は、２入力選択回路を構成
している。入力端子４よりセル内部に入力された信号の
レベルがローレベルすなわち０Ｖに等しい場合、論理和
１２の出力信号は、インバータ８の出力信号と等しくな
る。また、前記入力端子４よりセル内部に入力された信
号のレベルがハイレベルすなわち電源電圧に等しい場
合、前記論理和１２の出力信号は、入力端子５よりセル
内部に入力された信号と等しくなる。
号が入力端子１よりセル内部に入力され、インバータ
６、７を通過して出力端子２より同レベルでセル内部か
ら半導体集積回路内部に出力される。インバータ９と論
理積１０、１１と論理和１２は、２入力選択回路を構成
している。入力端子４よりセル内部に入力された信号の
レベルがローレベルすなわち０Ｖに等しい場合、論理和
１２の出力信号は、インバータ８の出力信号と等しくな
る。また、前記入力端子４よりセル内部に入力された信
号のレベルがハイレベルすなわち電源電圧に等しい場
合、前記論理和１２の出力信号は、入力端子５よりセル
内部に入力された信号と等しくなる。
【０００８】すなわち、前記入力端子４よりセル内部に
入力された信号のレベルがローレベルすなわち０Ｖに等
しい場合、前記入力端子１より入力された信号がインバ
ータ６、８、論理積１０、論理和１２を通過して出力端
子３より同レベルでセル内部から半導体集積回路内部に
出力される。また、前記入力端子４よりセル内部に入力
された信号のレベルがハイレベルすなわち電源電圧に等
しい場合、前記入力端子５よりセル内部に入力された信
号が論理積１１、論理和１２を通過して前記出力端子３
より同レベルでセル内部から半導体集積回路内部に出力
される。
入力された信号のレベルがローレベルすなわち０Ｖに等
しい場合、前記入力端子１より入力された信号がインバ
ータ６、８、論理積１０、論理和１２を通過して出力端
子３より同レベルでセル内部から半導体集積回路内部に
出力される。また、前記入力端子４よりセル内部に入力
された信号のレベルがハイレベルすなわち電源電圧に等
しい場合、前記入力端子５よりセル内部に入力された信
号が論理積１１、論理和１２を通過して前記出力端子３
より同レベルでセル内部から半導体集積回路内部に出力
される。
【０００９】図２は、本発明の入力セルとセル外部の回
路との接続例を示した回路図である。破線部に囲まれた
論理回路１３は、図１で説明したものと同一であり、本
発明の入力セルである。ただし、保護抵抗および保護ダ
イオードは図示していない。
路との接続例を示した回路図である。破線部に囲まれた
論理回路１３は、図１で説明したものと同一であり、本
発明の入力セルである。ただし、保護抵抗および保護ダ
イオードは図示していない。
【００１０】図２の回路図において、論理回路１３は、
入力端子１４、１７、１８と出力端子１５、１６とイン
バータ１９、２０、２１、２２と論理積２３、２４と論
理和２５から構成されている。前記論理回路１３の出力
端子１５は、ブラックボックスで示した論理回路２６に
接続され、前記論理回路２６の出力信号は、前記論理回
路１３の入力端子１８に入力される。前記論理回路１３
の出力端子１６は、ブラックボックスで示した論理回路
２７に接続される。
入力端子１４、１７、１８と出力端子１５、１６とイン
バータ１９、２０、２１、２２と論理積２３、２４と論
理和２５から構成されている。前記論理回路１３の出力
端子１５は、ブラックボックスで示した論理回路２６に
接続され、前記論理回路２６の出力信号は、前記論理回
路１３の入力端子１８に入力される。前記論理回路１３
の出力端子１６は、ブラックボックスで示した論理回路
２７に接続される。
【００１１】前記論理回路２６を多段な分周回路とし、
前記論理回路２７を前記論理回路２６の次段の論理回路
としたとき、テスト入力端子２８のレベルがハイレベル
すなわち電源電圧に等しい場合、外部信号が入力端子１
４よりセル内部に入力され、インバータ１９、２０を通
過して出力端子１５より同レベルでセル内部より半導体
集積回路内部に出力され、前記論理回路２６を通過して
入力端子１８よりセル内部に入力され、論理積２４、論
理和２５を通過して出力端子１６よりセル内部より半導
体集積回路内部に出力され、前記論理回路２７に入力さ
れる。すなわち、外部信号が前記論理回路１３を通過し
前記論理回路２６に入力され、前記論理回路２６の出力
信号が前記論理回路１３を通過し、前記論理回路２７に
入力される。
前記論理回路２７を前記論理回路２６の次段の論理回路
としたとき、テスト入力端子２８のレベルがハイレベル
すなわち電源電圧に等しい場合、外部信号が入力端子１
４よりセル内部に入力され、インバータ１９、２０を通
過して出力端子１５より同レベルでセル内部より半導体
集積回路内部に出力され、前記論理回路２６を通過して
入力端子１８よりセル内部に入力され、論理積２４、論
理和２５を通過して出力端子１６よりセル内部より半導
体集積回路内部に出力され、前記論理回路２７に入力さ
れる。すなわち、外部信号が前記論理回路１３を通過し
前記論理回路２６に入力され、前記論理回路２６の出力
信号が前記論理回路１３を通過し、前記論理回路２７に
入力される。
【００１２】一方、前記テスト入力端子２８のレベルを
ローレベルすなわち０Ｖに等しい場合、外部信号が入力
端子１４よりセル内部に入力され、その入力された信号
は、インバータ１９、２１を通過して論理積２３、論理
和２５を通過して前記出力端子１６よりセル内部より半
導体集積回路内部に出力され、前記論理回路２７に入力
される。すなわち、直接外部信号が前記論理回路１３を
通過し前記論理回路２７に入力されることになり、半導
体集積回路において、多段な分周回路のような論理の深
い回路があった場合でも、その次段の論理回路部分を容
易にテストすることができる。
ローレベルすなわち０Ｖに等しい場合、外部信号が入力
端子１４よりセル内部に入力され、その入力された信号
は、インバータ１９、２１を通過して論理積２３、論理
和２５を通過して前記出力端子１６よりセル内部より半
導体集積回路内部に出力され、前記論理回路２７に入力
される。すなわち、直接外部信号が前記論理回路１３を
通過し前記論理回路２７に入力されることになり、半導
体集積回路において、多段な分周回路のような論理の深
い回路があった場合でも、その次段の論理回路部分を容
易にテストすることができる。
【００１３】したがって、前記テスト入力端子２８のレ
ベルによって、前記論理回路２７に入力される信号を切
り換えることができる。つまり、前記テスト入力端子２
８のレベルがハイレベルすなわち電源電圧に等しいとき
は、前記論理回路２６の出力信号が前記論理回路１３経
由で前記論理回路２７に入力され、前記論理回路２６と
前記論理回路２７で通常の動作をし、前記テスト入力端
子２８のレベルがローレベルすなわち０Ｖに等しいとき
は、外部信号が、前記論理回路１３経由で前記論理回路
２７に入力され、前記論理回路２７のテストを容易に行
なえる。
ベルによって、前記論理回路２７に入力される信号を切
り換えることができる。つまり、前記テスト入力端子２
８のレベルがハイレベルすなわち電源電圧に等しいとき
は、前記論理回路２６の出力信号が前記論理回路１３経
由で前記論理回路２７に入力され、前記論理回路２６と
前記論理回路２７で通常の動作をし、前記テスト入力端
子２８のレベルがローレベルすなわち０Ｖに等しいとき
は、外部信号が、前記論理回路１３経由で前記論理回路
２７に入力され、前記論理回路２７のテストを容易に行
なえる。
【００１４】
【発明の効果】以上、本発明によれば特に多段な分周回
路のような複雑な順序回路を通過した次段の回路のテス
トを容易化することが出来る。また、従来テストピンと
して使用していた入力ピンを削減できる。これらのこと
により、大規模化および高集積化された半導体集積回路
においてピン削減および、チップの面積縮小を実現する
効果がある。
路のような複雑な順序回路を通過した次段の回路のテス
トを容易化することが出来る。また、従来テストピンと
して使用していた入力ピンを削減できる。これらのこと
により、大規模化および高集積化された半導体集積回路
においてピン削減および、チップの面積縮小を実現する
効果がある。
【図１】本発明の入力セルの一実施例の回路図である。
【図２】本発明の入力セルとセル外部の回路との接続例
を示した回路図である。
を示した回路図である。
１、４、５、１４、１７、１８ 入力端子
２、３、１５、１６ 出力端子
６〜９、１９〜２２ インバータ
１０、１１、２３、２４ 論理積
１２、２５ 論理和
１３ 入力セル
２６、２７ ブラックボックスで示
した論理回路 ２８ テスト入力端子
した論理回路 ２８ テスト入力端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G01R 31/28
H03K 19/173
H01L 21/66
Claims (2)
- 【請求項１】 半導体集積回路の入力セルにおいて、 外部信号をセル内部に入力する第１の入力端子と、該第
１の入力端子より入力された信号をセル内部より半導体
集積回路内部へ出力する第１の出力端子と、該第１の出
力端子の信号が入力される半導体集積回路の出力信号を
入力する第２の入力端子と、選択制御信号をセル内部に
入力する第３の入力端子と、該第３の入力端子より入力
された選択信号の状態により前記第１の入力された信号
及び前記第２の入力端子より入力された信号の一方を選
択する機能と該機能で選択された信号をセル内部より他
の半導体集積回路内部へ出力する第２の出力端子とを備
えたことを特徴とする入力セル。 - 【請求項２】 入力セルを用いた第１の半導体集積回路
と第２の半導体集積回路の試験方法において、 外部信号を前記入力セルの第１の入力端子に入力し、前
記入力セルの第１の出力端子から出力される信号を前記
第１の半導体集積回路に入力し、前記第１の半導体集積
回路の出力を前記入力セルの第２の入力端子に入力し、
選択制御信号を前記入力セルの第３の入力端子に入力
し、前記入力セルは前記第３の入力端子に入力される信
号の状態により、前記第１の入力された信号及び前記第
２の入力端子より入力された信号の一方を第２の出力端
子から出力し、前記第２の出力端子から出力された信号
を前記第２の半導体集積回路に入力することを特徴とす
る半導体集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369393A JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369393A JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750341A JPH0750341A (ja) | 1995-02-21 |
| JP3438263B2 true JP3438263B2 (ja) | 2003-08-18 |
Family
ID=16312213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19369393A Expired - Fee Related JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438263B2 (ja) |
-
1993
- 1993-08-04 JP JP19369393A patent/JP3438263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750341A (ja) | 1995-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |