JPH0750341A - 入力セル - Google Patents
入力セルInfo
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- JPH0750341A JPH0750341A JP5193693A JP19369393A JPH0750341A JP H0750341 A JPH0750341 A JP H0750341A JP 5193693 A JP5193693 A JP 5193693A JP 19369393 A JP19369393 A JP 19369393A JP H0750341 A JPH0750341 A JP H0750341A
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- JP
- Japan
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- input
- cell
- signal
- semiconductor integrated
- input terminal
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Abstract
(57)【要約】
【目的】スタンダードセル、ゲートアレイなどのセミカ
スタム半導体集積回路の入力セル内に信号選択機能を付
加してテスト容易化ならびにピン削減をする。 【構成】外部信号をセル内部に入力する第１の入力端子
１と、前記第１の入力端子１より入力された信号をセル
内部より半導体集積回路内部に出力する出力端子２と、
別の入力セルまたは、出力セルまたは、入出力セルまた
は、半導体集積回路内部から与えられる信号をセル内部
に入力する第２の入力端子５と、別の入力セルからまた
は、半導体集積回路内部から与えられる選択制御信号を
セル内部に入力する第３の入力端子４と、前記第３の入
力端子４より入力された信号の状態で、前記第１の入力
端子より入力された信号または、前記第２の入力端子よ
り入力された信号のうち一つを選択する機能と、その機
能で選択された信号をセル内部より半導体集積回路内部
に出力する出力端子３により構成されている入力セル。
スタム半導体集積回路の入力セル内に信号選択機能を付
加してテスト容易化ならびにピン削減をする。 【構成】外部信号をセル内部に入力する第１の入力端子
１と、前記第１の入力端子１より入力された信号をセル
内部より半導体集積回路内部に出力する出力端子２と、
別の入力セルまたは、出力セルまたは、入出力セルまた
は、半導体集積回路内部から与えられる信号をセル内部
に入力する第２の入力端子５と、別の入力セルからまた
は、半導体集積回路内部から与えられる選択制御信号を
セル内部に入力する第３の入力端子４と、前記第３の入
力端子４より入力された信号の状態で、前記第１の入力
端子より入力された信号または、前記第２の入力端子よ
り入力された信号のうち一つを選択する機能と、その機
能で選択された信号をセル内部より半導体集積回路内部
に出力する出力端子３により構成されている入力セル。
Description
【０００１】
【産業上の利用分野】本発明は、スタンダードセル、ゲ
ートアレイなどの半導体集積回路の入力セルに関する。
ートアレイなどの半導体集積回路の入力セルに関する。
【０００２】
【従来の技術】従来の入力セルは、外部信号をセル内部
に入力する入力端子と、その入力された外部信号をセル
内部より半導体集積回路内部に出力する出力端子とで構
成されていた。
に入力する入力端子と、その入力された外部信号をセル
内部より半導体集積回路内部に出力する出力端子とで構
成されていた。
【０００３】
【発明が解決しようとする課題】従来の入力セルでは、
半導体集積回路において回路の大規模化および高集積化
によって複雑化された回路機能をテストするには回路を
部分的に検証しなければならなく、回路を部分的に検証
するにはその都度テストピンが必要になり多ピン化して
しまうという欠点がある。また、テストピンを必要に応
じて使用してしまうと半導体集積回路チップを大きくし
てしまうという欠点がある。本発明の目的は、このよう
な課題を解決するもので、ピン削減および、半導体集積
回路チップの面積縮小を実現することにある。
半導体集積回路において回路の大規模化および高集積化
によって複雑化された回路機能をテストするには回路を
部分的に検証しなければならなく、回路を部分的に検証
するにはその都度テストピンが必要になり多ピン化して
しまうという欠点がある。また、テストピンを必要に応
じて使用してしまうと半導体集積回路チップを大きくし
てしまうという欠点がある。本発明の目的は、このよう
な課題を解決するもので、ピン削減および、半導体集積
回路チップの面積縮小を実現することにある。
【０００４】
【課題を解決するための手段】以上、述べたような従来
技術による入力セルが有する課題を解決するために、本
発明の入力セルは、スタンダードセル、ゲートアレイな
どの半導体集積回路の入力セルにおいて、外部信号をセ
ル内部に入力する第１の入力端子と、前記第１の入力端
子より入力された信号をセル内部より半導体集積回路内
部に出力する出力端子と、別の入力セルまたは、出力セ
ルまたは、入出力セルまたは、半導体集積回路内部から
与えられる信号をセル内部に入力する第２の入力端子
と、別の入力セルからまたは、半導体集積回路内部から
与えられる選択制御信号をセル内部に入力する第３の入
力端子と、前記第３の入力端子より入力された信号の状
態で、前記第１の入力端子より入力された信号または、
前記第２の入力端子より入力された信号のうち一つを選
択する機能と、その機能で選択された信号をセル内部よ
り半導体集積回路内部に出力する出力端子により構成さ
れている。
技術による入力セルが有する課題を解決するために、本
発明の入力セルは、スタンダードセル、ゲートアレイな
どの半導体集積回路の入力セルにおいて、外部信号をセ
ル内部に入力する第１の入力端子と、前記第１の入力端
子より入力された信号をセル内部より半導体集積回路内
部に出力する出力端子と、別の入力セルまたは、出力セ
ルまたは、入出力セルまたは、半導体集積回路内部から
与えられる信号をセル内部に入力する第２の入力端子
と、別の入力セルからまたは、半導体集積回路内部から
与えられる選択制御信号をセル内部に入力する第３の入
力端子と、前記第３の入力端子より入力された信号の状
態で、前記第１の入力端子より入力された信号または、
前記第２の入力端子より入力された信号のうち一つを選
択する機能と、その機能で選択された信号をセル内部よ
り半導体集積回路内部に出力する出力端子により構成さ
れている。
【０００５】
【実施例】以下、本発明の一実施例を図を参照しながら
説明する。ただし、保護抵抗および保護ダイオードは図
示していない。
説明する。ただし、保護抵抗および保護ダイオードは図
示していない。
【０００６】図１は、本発明の入力セルの一実施例の回
路図である。ただし、保護抵抗および保護ダイオードは
図示していない。
路図である。ただし、保護抵抗および保護ダイオードは
図示していない。
【０００７】図１の入力セルの回路図において、外部信
号が入力端子１よりセル内部に入力され、インバータ
６、７を通過して出力端子２より同レベルでセル内部か
ら半導体集積回路内部に出力される。インバータ９と論
理積１０、１１と論理和１２は、２入力選択回路を構成
している。入力端子４よりセル内部に入力された信号の
レベルがローレベルすなわち０Ｖに等しい場合、論理和
１２の出力信号は、インバータ８の出力信号と等しくな
る。また、前記入力端子４よりセル内部に入力された信
号のレベルがハイレベルすなわち電源電圧に等しい場
合、前記論理和１２の出力信号は、入力端子５よりセル
内部に入力された信号と等しくなる。
号が入力端子１よりセル内部に入力され、インバータ
６、７を通過して出力端子２より同レベルでセル内部か
ら半導体集積回路内部に出力される。インバータ９と論
理積１０、１１と論理和１２は、２入力選択回路を構成
している。入力端子４よりセル内部に入力された信号の
レベルがローレベルすなわち０Ｖに等しい場合、論理和
１２の出力信号は、インバータ８の出力信号と等しくな
る。また、前記入力端子４よりセル内部に入力された信
号のレベルがハイレベルすなわち電源電圧に等しい場
合、前記論理和１２の出力信号は、入力端子５よりセル
内部に入力された信号と等しくなる。
【０００８】すなわち、前記入力端子４よりセル内部に
入力された信号のレベルがローレベルすなわち０Ｖに等
しい場合、前記入力端子１より入力された信号がインバ
ータ６、８、論理積１０、論理和１２を通過して出力端
子３より同レベルでセル内部から半導体集積回路内部に
出力される。また、前記入力端子４よりセル内部に入力
された信号のレベルがハイレベルすなわち電源電圧に等
しい場合、前記入力端子５よりセル内部に入力された信
号が論理積１１、論理和１２を通過して前記出力端子３
より同レベルでセル内部から半導体集積回路内部に出力
される。
入力された信号のレベルがローレベルすなわち０Ｖに等
しい場合、前記入力端子１より入力された信号がインバ
ータ６、８、論理積１０、論理和１２を通過して出力端
子３より同レベルでセル内部から半導体集積回路内部に
出力される。また、前記入力端子４よりセル内部に入力
された信号のレベルがハイレベルすなわち電源電圧に等
しい場合、前記入力端子５よりセル内部に入力された信
号が論理積１１、論理和１２を通過して前記出力端子３
より同レベルでセル内部から半導体集積回路内部に出力
される。
【０００９】図２は、本発明の入力セルとセル外部の回
路との接続例を示した回路図である。破線部に囲まれた
論理回路１３は、図１で説明したものと同一であり、本
発明の入力セルである。ただし、保護抵抗および保護ダ
イオードは図示していない。
路との接続例を示した回路図である。破線部に囲まれた
論理回路１３は、図１で説明したものと同一であり、本
発明の入力セルである。ただし、保護抵抗および保護ダ
イオードは図示していない。
【００１０】図２の回路図において、論理回路１３は、
入力端子１４、１７、１８と出力端子１５、１６とイン
バータ１９、２０、２１、２２と論理積２３、２４と論
理和２５から構成されている。前記論理回路１３の出力
端子１５は、ブラックボックスで示した論理回路２６に
接続され、前記論理回路２６の出力信号は、前記論理回
路１３の入力端子１８に入力される。前記論理回路１３
の出力端子１６は、ブラックボックスで示した論理回路
２７に接続される。
入力端子１４、１７、１８と出力端子１５、１６とイン
バータ１９、２０、２１、２２と論理積２３、２４と論
理和２５から構成されている。前記論理回路１３の出力
端子１５は、ブラックボックスで示した論理回路２６に
接続され、前記論理回路２６の出力信号は、前記論理回
路１３の入力端子１８に入力される。前記論理回路１３
の出力端子１６は、ブラックボックスで示した論理回路
２７に接続される。
【００１１】前記論理回路２６を多段な分周回路とし、
前記論理回路２７を前記論理回路２６の次段の論理回路
としたとき、テスト入力端子２８のレベルがハイレベル
すなわち電源電圧に等しい場合、外部信号が入力端子１
４よりセル内部に入力され、インバータ１９、２０を通
過して出力端子１５より同レベルでセル内部より半導体
集積回路内部に出力され、前記論理回路２６を通過して
入力端子１８よりセル内部に入力され、論理積２４、論
理和２５を通過して出力端子１６よりセル内部より半導
体集積回路内部に出力され、前記論理回路２７に入力さ
れる。すなわち、外部信号が前記論理回路１３を通過し
前記論理回路２６に入力され、前記論理回路２６の出力
信号が前記論理回路１３を通過し、前記論理回路２７に
入力される。
前記論理回路２７を前記論理回路２６の次段の論理回路
としたとき、テスト入力端子２８のレベルがハイレベル
すなわち電源電圧に等しい場合、外部信号が入力端子１
４よりセル内部に入力され、インバータ１９、２０を通
過して出力端子１５より同レベルでセル内部より半導体
集積回路内部に出力され、前記論理回路２６を通過して
入力端子１８よりセル内部に入力され、論理積２４、論
理和２５を通過して出力端子１６よりセル内部より半導
体集積回路内部に出力され、前記論理回路２７に入力さ
れる。すなわち、外部信号が前記論理回路１３を通過し
前記論理回路２６に入力され、前記論理回路２６の出力
信号が前記論理回路１３を通過し、前記論理回路２７に
入力される。
【００１２】一方、前記テスト入力端子２８のレベルを
ローレベルすなわち０Ｖに等しい場合、外部信号が入力
端子１４よりセル内部に入力され、その入力された信号
は、インバータ１９、２１を通過して論理積２３、論理
和２５を通過して前記出力端子１６よりセル内部より半
導体集積回路内部に出力され、前記論理回路２７に入力
される。すなわち、直接外部信号が前記論理回路１３を
通過し前記論理回路２７に入力されることになり、半導
体集積回路において、多段な分周回路のような論理の深
い回路があった場合でも、その次段の論理回路部分を容
易にテストすることができる。
ローレベルすなわち０Ｖに等しい場合、外部信号が入力
端子１４よりセル内部に入力され、その入力された信号
は、インバータ１９、２１を通過して論理積２３、論理
和２５を通過して前記出力端子１６よりセル内部より半
導体集積回路内部に出力され、前記論理回路２７に入力
される。すなわち、直接外部信号が前記論理回路１３を
通過し前記論理回路２７に入力されることになり、半導
体集積回路において、多段な分周回路のような論理の深
い回路があった場合でも、その次段の論理回路部分を容
易にテストすることができる。
【００１３】したがって、前記テスト入力端子２８のレ
ベルによって、前記論理回路２７に入力される信号を切
り換えることができる。つまり、前記テスト入力端子２
８のレベルがハイレベルすなわち電源電圧に等しいとき
は、前記論理回路２６の出力信号が前記論理回路１３経
由で前記論理回路２７に入力され、前記論理回路２６と
前記論理回路２７で通常の動作をし、前記テスト入力端
子２８のレベルがローレベルすなわち０Ｖに等しいとき
は、外部信号が、前記論理回路１３経由で前記論理回路
２７に入力され、前記論理回路２７のテストを容易に行
なえる。
ベルによって、前記論理回路２７に入力される信号を切
り換えることができる。つまり、前記テスト入力端子２
８のレベルがハイレベルすなわち電源電圧に等しいとき
は、前記論理回路２６の出力信号が前記論理回路１３経
由で前記論理回路２７に入力され、前記論理回路２６と
前記論理回路２７で通常の動作をし、前記テスト入力端
子２８のレベルがローレベルすなわち０Ｖに等しいとき
は、外部信号が、前記論理回路１３経由で前記論理回路
２７に入力され、前記論理回路２７のテストを容易に行
なえる。
【００１４】
【発明の効果】以上、本発明によれば特に多段な分周回
路のような複雑な順序回路を通過した次段の回路のテス
トを容易化することが出来る。また、従来テストピンと
して使用していた入力ピンを削減できる。これらのこと
により、大規模化および高集積化された半導体集積回路
においてピン削減および、チップの面積縮小を実現する
効果がある。
路のような複雑な順序回路を通過した次段の回路のテス
トを容易化することが出来る。また、従来テストピンと
して使用していた入力ピンを削減できる。これらのこと
により、大規模化および高集積化された半導体集積回路
においてピン削減および、チップの面積縮小を実現する
効果がある。
【図１】本発明の入力セルの一実施例の回路図である。
【図２】本発明の入力セルとセル外部の回路との接続例
を示した回路図である。
を示した回路図である。
１、４、５、１４、１７、１８ 入力端子 ２、３、１５、１６ 出力端子 ６〜９、１９〜２２ インバータ １０、１１、２３、２４ 論理積 １２、２５ 論理和 １３ 入力セル ２６、２７ ブラックボックスで示
した論理回路 ２８ テスト入力端子
した論理回路 ２８ テスト入力端子
Claims (1)
- 【請求項１】 スタンダードセル、ゲートアレイなどの
半導体集積回路の入力セルにおいて、外部信号をセル内
部に入力する第１の入力端子と、前記第１の入力端子よ
り入力された信号をセル内部より半導体集積回路内部に
出力する出力端子と、別の入力セルまたは、出力セルま
たは、入出力セルまたは、半導体集積回路内部から与え
られる信号をセル内部に入力する第２の入力端子と、別
の入力セルからまたは、半導体集積回路内部から与えら
れる選択制御信号をセル内部に入力する第３の入力端子
と、前記第３の入力端子より入力された信号の状態で、
前記第１の入力端子より入力された信号または、前記第
２の入力端子より入力された信号のうち一つを選択する
機能と、その機能で選択された信号をセル内部より半導
体集積回路内部に出力する出力端子を持つことを特徴と
する入力セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369393A JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19369393A JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750341A true JPH0750341A (ja) | 1995-02-21 |
| JP3438263B2 JP3438263B2 (ja) | 2003-08-18 |
Family
ID=16312213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19369393A Expired - Fee Related JP3438263B2 (ja) | 1993-08-04 | 1993-08-04 | 入力セルおよび半導体集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438263B2 (ja) |
-
1993
- 1993-08-04 JP JP19369393A patent/JP3438263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3438263B2 (ja) | 2003-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |