KR100532391B1

KR100532391B1 - 패드수를 최소화하는 테스트 모드선택회로

Info

Publication number: KR100532391B1
Application number: KR1019980034873A
Authority: KR
Inventors: 원종학
Original assignee: 삼성전자주식회사
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2006-01-27
Also published as: KR20000015132A

Abstract

패드 수를 최소화하는 테스트 모드선택회로가 개시된다. 제1 제어 수신 패드는 외부에서 입력되는 제1 제어 신호를 수신한다. 마스터 신호 수신단들은 메탈 마스크에 의하여 마스터 신호 또는 접지 전압단과 연결된다. 제1 모드 신호 발생부는 제1 모드 활성 신호를 발생한다. 제1 모드 활성 신호는 제1 제어 신호가 활성하거나 마스터 신호가 활성할 때, 활성한다. 제2 제어 수신 패드는 외부에서 입력되는 제2 제어 신호를 수신한다. 제2 모드 신호 발생부는 제2 모드 활성 신호를 발생한다. 제2 모드 활성 신호는 제1 제어 신호 수신단의 신호가 비활성하고 제2 제어 신호(OPSE8)가 활성하거나, 제1 제어 신호 수신단의 신호가 비활성하고 제2 마스터 신호 수신단에 의하여 수신되는 마스터 신호가 활성할 때, 활성한다.

Description

패드 수를 최소화하는 테스트 모드선택회로{Test control circuit having minimum number of pad}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 멀티 비트 테스트 모드를 선택하는 반도체 메모리 장치의 멀티 비트 테스트 제어 회로에 관한 것이다.

반도체 메모리 장치는 대용량화를 추구한다. 그러므로 반도체 메모리 장치는 많은 수의 메모리 셀들을 내장한다. 그런데 많은 메모리 셀들 중에서 하나의 불량이라도 치유되지 않은 채 제품화될 경우, 반도체 메모리 장치 전체가 불량으로 된다.

반도체 메모리 장치는 제조 공정이 완료된 후에, 메모리 셀들에 대한 테스트를 수행한다.

그리고 반도체 메모리 장치는 고집적화와 더불어 고속화를 추구한다. 그러므로 반도체 메모리 장치는 메모리 셀들을 하나씩 테스트한다면, 많은 시간이 소요된다. 따라서 반도체 메모리 장치는 여러 개의 메모리 셀들을 동시에 테스트한 멀티 비트 테스트를 수행한다. 그리고 멀티 비트 테스트 동작은 동시에 테스트되는 메모리 셀의 수에 의해 4 비트 테스트 모드, 8 비트 테스트 모드, 16 비트 테스트 모드 등으로 분류된다.

그런데 종래의 반도체 메모리 장치는 멀티 비트 테스트 모드의 선택을 본딩(bonding)으로 수행하였다. 그리고 멀티 비트 테스트 모드의 종류를 본딩으로 제어하기 위해서, 종래의 반도체 메모리 장치는 본딩과 관련되는 패드들을 모두 내장하였다. 이에 따라 반도체 메모리 장치의 패드 수가 증가하여 반도체 메모리 장치의 집적도가 저하되는 문제점이 발생된다.

본 발명의 목적은 패드 수를 최소화하면서 멀티 비트 테스트 모드의 선택이 가능한 반도체 메모리 장치의 테스트 모드선택회로를 제공하는 것이다.

상기와 같은 본 발명의 목적을 달성하기 위한 반도체 장치의 테스트 모드선택회로이다. 본 발명의 테스트 모드선택회로는 제1 제어 수신 패드; 마스크의 선택에 의하여, 마스터 신호와 접지 전압 중에서 적어도 어느 하나를 수신하는 제1 마스터 신호 수신단; 및 상기 제1 제어 수신 패드에 의하여 수신되는 제1 제어 신호와 상기 제1 마스터 신호 수신단에 의하여 수신되는 신호 중에서 적어도 하나의 활성에 응답하여 제1 모드를 선택하는 제1 모드 활성 신호를 발생하는 제1 모드 신호 발생부를 구비한다.

바람직하기로는 상기 테스트 모드선택회로로는 제2 제어 수신 패드; 마스크의 선택에 의하여, 마스터 신호와 접지 전압 중에서 적어도 어느 하나를 수신하는 제2 마스터 신호 수신단; 및 상기 제1 제어 신호가 비활성일 때, 상기 제2 제어 수신 패드에 의하여 수신되는 제2 제어 신호와 상기 제2 마스터 신호 수신단에 의하여 수신되는 신호 중 적어도 어느 하나의 활성에 응답하여 제2 모드를 선택하는 제2 모드 활성 신호를 발생하는 제2 모드 신호 발생부를 더 구비한다.

더욱 바람직하기로는 상기 테스트 모드선택회로는 마스크의 선택에 의하여, 마스터 신호와 접지 전압 중에서 적어도 어느 하나를 수신하는 제3 마스터 신호 수신단; 및 상기 제1 및 제2 제어 신호가 비활성할 때, 상기 제3 마스터 신호 수신단에 의하여 수신되는 신호의 활성에 응답하여 제3 모드를 선택하는 제3 모드 활성 신호를 발생하는 제3 모드 신호 발생부를 더 구비한다.

본 발명의 테스트 모드선택회로에 의하여, 멀티 비트 테스트 모드의 선택을 위한 패드 수를 최소화하면서, 멀티 비트 테스트 모드의 선택이 가능하다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 1은 본 발명의 모드 선택 발생 회로의 실시 예를 나타내는 도면이다. 본 명세서에서는 설명의 편의상 4비트, 8비트, 16비트 테스트 모드를 수행하는 반도체 장치가 예로서 기술된다.

제1 제어 수신 패드(17)는 외부에서 입력되는 제1 제어 신호(OPSE4)를 수신한다.

제1 마스터 신호 수신단(N11)는 마스터 신호(VMAS) 또는 접지 전압(VSS)을 수신한다. 즉, 상기 제1 마스터 신호 수신단(N11)은 반도체 제조 공정에서 각 내부 소자들의 연결을 결정하는 메탈(METAL) 마스크(MASK)에 의하여 상기 마스터 신호(VMAS) 또는 상기 접지 전압(VSS)단과 연결된다.

제1 모드 신호 발생부(12)는 반도체 장치의 4비트 테스트 모드를 선택하는 제1 모드 활성 신호(OP4)를 발생한다. 상기 제1 모드 활성 신호(OP4)는 상기 제1 제어 수신 패드(17)에 의하여 수신되는 제1 제어 신호(OPSE4)가 활성하거나, 상기 제1 마스터 신호 수신단(N11)에 의하여 수신되는 상기 마스터 신호(VMAS)가 활성할 때, 활성한다.

상기 제1 모드 신호 발생부(12)는 구체적으로 제1 제어 신호 수신단(N18), 풀다운부(13) 및 제1 출력부(15)를 구비한다.

상기 제1 제어 신호 수신단(N18)은 상기 제1 제어 수신 패드(17)에 의하여 수신되는 상기 제1 제어 신호(OPSE4)를 상기 제1 출력부(15)로 전송한다.

상기 풀다운부(13)는 상기 마스터 신호(VMAS)의 활성에 응답하여 상기 제1 제어 신호 수신단(N18)을 상기 접지 전압(VSS)으로 한다. 바람직하기로는 상기 풀다운부(13)는 상기 마스터 신호(VMAS)에 의하여 게이팅되는 앤모스 트랜지스터이다.

그리고 상기 제1 출력부(15)는 상기 제1 마스터 신호 수신단(N11)과 상기 제1 제어 신호 수신단(N18)의 신호를 논리 연산하여 상기 제1 모드 선택 신호(OP4)를 발생한다. 바람직하기로는 상기 제1 출력부(15)는 상기 제1 마스터 신호 수신단(N11)과 상기 제1 제어 신호 수신단(N18)의 신호들을 논리합하는 OR 게이트이다.

그리고 제2 제어 수신 패드(25)는 외부에서 입력되는 제2 제어 신호(OPSE8)를 수신한다.

제2 마스터 신호 수신단(N19)는 상기 마스터 신호(VMAS) 또는 상기 접지 전압(VSS)을 수신한다. 즉, 상기 제2 마스터 신호 수신단(N19)은 반도체 제조 공정에서 각 내부 소자들의 연결을 결정하는 메탈(METAL) 마스크(MASK)에 상기 마스터 신호(VMAS) 또는 상기 접지 전압(VSS)단과 연결된다.

제2 모드 신호 발생부(20)는 반도체 장치의 8비트 테스트 모드를 선택하는 제2 모드 활성 신호(OP8)를 발생한다. 상기 제2 모드 활성 신호(OP8)는 상기 제1 제어 신호 수신단(N18)의 신호가 비활성하고 상기 제2 제어 수신 패드(25)에 의하여 수신되는 제2 제어 신호(OPSE8)가 활성하거나, 상기 제1 제어 신호 수신단(N18)의 신호가 비활성하고 상기 제2 마스터 신호 수신단(N19)에 의하여 수신되는 상기 마스터 신호(VMAS)가 활성할 때, 활성한다.

상기 제2 모드 신호 발생부(20)는 구체적으로 제2 제어 신호 수신단(N26), 풀다운부(27) 및 제2 출력부(23)를 구비한다.

상기 제2 제어 신호 수신단(N26)은 상기 제2 제어 수신 패드(25)에 의하여 수신되는 상기 제2 제어 신호(OPSE8)를 상기 제2 출력부(23)로 전송한다.

상기 풀다운부(27)는 상기 마스터 신호(VMAS)의 활성에 응답하여 상기 제2 제어 신호 수신단(N26)을 상기 접지 전압(VSS)으로 한다. 바람직하기로는 상기 풀다운부(27)는 상기 마스터 신호(VMAS)에 의하여 게이팅되는 앤모스 트랜지스터이다.

그리고 상기 제2 출력부(23)는 제1 NOR 게이트(23a)와 제2 NOR 게이트(23b)를 구비한다. 상기 제1 NOR 게이트(23a)는 상기 제2 마스터 신호 수신단(N19)의 신호와 상기 제2 제어 신호 수신단(N26)의 신호를 논리합하여 반전한다.

상기 제2 NOR 게이트(23b)는 상기 제1 NOR 게이트(23a)의 출력(N23) 신호와 상기 제1 제어 신호 수신단(N18)의 신호를 논리합 반전하여 상기 제2 모드 활성 신호(OP8)를 발생한다.

제3 마스터 신호 수신단(N31)는 상기 마스터 신호(VMAS) 또는 상기 접지 전압(VSS)을 수신한다. 즉, 상기 제3 마스터 신호 수신단(N31)은 반도체 제조 공정에서 각 내부 소자들의 연결을 결정하는 메탈(METAL) 마스크(MASK)에 상기 마스터 신호(VMAS) 또는 상기 접지 전압(VSS)단과 연결된다.

제3 모드 신호 발생부(32)는 반도체 장치의 16비트 테스트 모드를 선택하는 제3 모드 활성 신호(OP16)를 발생한다. 상기 제3 모드 활성 신호(OP16)는 상기 제1 제어 신호 수신단(N18)의 신호와 상기 제2 제어 신호 수신단(N26)의 신호가 비활성할 때, 상기 제3 마스터 신호 수신단(N31)에 의하여 수신되는 상기 마스터 신호(VMAS)가 활성할 때, 활성한다.

상기 제3 모드 신호 발생부(32)는 인버터(33) 및 3입력 NOR 게이트(29)를 구비한다.

상기 인버터(33)는 상기 제3 마스터 신호 수신단(N31)의 신호를 반전한다.

상기 3입력 NOR 게이트(29)는 상기 인버터(33)의 출력(N34) 신호와, 상기 제1 제어 신호 수신단(N18)의 신호와, 상기 제2 제어 신호 수신단(N26)의 신호를 논리합 반전하여 상기 제3 모드 활성 신호(OP16)를 발생한다.

도 1에 도시된 본 발명의 테스트 모드선택회로의 작용 효과를 구체적으로 기술하면, 다음과 같다.

먼저 상기 제3 마스터 신호 수신단(N31)이 상기 마스터 신호(VMAS)단과 연결되고 상기 제1 및 제2 마스터 신호 수신단(N11, N19)이 상기 접지 전압(VSS)단과 연결되는 경우에는, 상기 마스터 신호(VMAS)의 활성에 의하여 상기 제3 모드 활성 신호(OP16)가 활성한다. 따라서 반도체 장치는 16 비트 테스트 동작을 수행한다.

그리고 상기 제2 마스터 신호 수신단(N19)이 상기 마스터 신호(VMAS)단과 연결되고 상기 제1 및 제3 마스터 신호 수신단(N11, N31)이 상기 접지 전압(VSS)단과 연결되는 경우에는, 상기 마스터 신호(VMAS)의 활성에 의하여 상기 제2 모드 활성 신호(OP8)가 활성한다. 따라서 반도체 장치는 8 비트 테스트 동작을 수행한다.

그리고 상기 제2 제어 신호(OPSE8)가 상기 제2 제어 수신 패드(25)로 인가될 때는, 상기 제2 제어 신호(OPSE8)의 활성에 의하여 상기 제2 모드 활성 신호(OP8)가 활성한다. 따라서 반도체 장치는 8 비트 테스트 동작을 수행한다.

그리고 상기 제1 마스터 신호 수신단(N11)이 상기 마스터 신호(VMAS)단과 연결되고 상기 제2 및 제3 마스터 신호 수신단(N19, N31)이 상기 접지 전압(VSS)단과 연결되는 경우에는, 상기 마스터 신호(VMAS)의 활성에 의하여 상기 제1 모드 활성 신호(OP4)가 활성한다. 따라서 반도체 장치는 4 비트 테스트 동작을 수행한다.

그리고 상기 제1 제어 신호(OPSE4)가 상기 제1 제어 수신 패드(17)로 인가될 때는, 상기 제1 제어 신호(OPSE4)의 활성에 의하여 상기 제1 모드 활성 신호(OP4)가 활성한다. 따라서 반도체 장치는 4 비트 테스트 동작을 수행한다.

앞에서 본 발명의 테스트 모드선택회로가 제1 및 제2 제어 수신 패드(17, 25)를 구비하는 것으로 기술하였다. 그리고 상기 제1 및 제2 제어 수신 패드(17, 25)를 통하여 각각 외부에서 인가되는 제1 및 제2 제어 신호(OPSE4, OPSE8)에 의해서도 멀티 비트 테스트 모드의 선택이 가능한 것으로 기술되었다.

그러나 본 발명의 테스트 모드선택회로가 상기 제1 및 제2 제어 신호(OPSE4, OPSE8)를 인가하는 상기 제1 및 제2 제어 수신 패드(17, 25)를 내장하지 않더라도, 메탈(METAL) 마스크(MASK)에 의한 연결 관계와 상기 마스터 신호(VMAS)에 의하여 멀티 비트 테스트 모드의 선택이 가능하다. 다만, 상기 제1 및 제2 제어 수신 패드(17, 25)를 내장하지 않는 경우에는, 멀티 비트 테스트 모드의 선택을 외부에서 수행하는 것이 불가능할 뿐이다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 모드선택회로의 실시 예를 나타내는 도면이다.

Claims

반도체 장치에 포함된 메모리 셀들 중에서 테스트 될 메모리 셀의 수에 따라 구분된 복수 개의 테스트모드 중에서 어느 하나를 선택하게 하는 테스트 모드선택회로에 있어서,

제1제어수신패드;

상기 반도체 장치에서 사용하는 마스터신호 또는 접지전압이 연결된 제1마스터신호수신단; 및

상기 제1제어수신패드에 의하여 수신되는 제1제어신호와 상기 제1마스터신호수신단에 의하여 수신되는 신호에 응답하여 제1테스트모드를 선택하게 하는 제1모드활성신호를 발생하는 제1 모드신호발생부를 구비하며,

상기 제1제어신호는,

동시에 테스트되는 메모리 셀 어레이의 수를 지시하는 정보를 포함한 신호인 것을 특징으로 하는 테스트 모드선택회로.
제1항에 있어서, 상기 제1모드신호발생부는,

상기 제1제어패드의 신호를 수신하는 제1제어신호수신단;

상기 마스터신호에 응답하여 상기 제1제어신호수신단의 전압준위를 접지전압으로 강하시키는 풀다운부;

상기 제1마스터신호수신단과 상기 제1제어신호수신단의 신호를 논리 연산하여 상기 제1모드활성신호를 발생하는 제1출력부를 구비하는 것을 특징으로 하는 테스트 모드선택회로.
제1항에 있어서, 상기 모드선택회로는

제2제어수신패드;

상기 마스터신호 또는 접지전압에 연결된 제2마스터신호수신단; 및

상기 제1제어신호가 비활성일 때, 상기 제2제어수신패드에 의하여 수신되는 제2제어신호 및 상기 제2마스터신호수신단에 의하여 수신되는 신호에 응답하여 제2테스트모드를 선택하게 하는 제2모드활성신호를 발생하는 제2모드신호발생부를 더 구비하며,

상기 제2제어신호는,

동시에 테스트되는 메모리 셀 어레이의 수를 지시하는 정보를 포함한 신호인 것을 특징으로 하는 테스트 모드선택회로.
제3항에 있어서, 상기 모드선택회로는

상기 마스터신호 또는 접지전압이 연결된 제3마스터신호수신단; 및

상기 제1제어신호 및 제2제어신호가 비활성 상태일 때, 상기 제3마스터신호수신단에 의하여 수신되는 신호에 응답하여 제3테스트모드를 선택하게 하는 제3모드활성신호를 발생하는 제3모드신호발생부를 더 구비하는 것을 특징으로 하는 테스트 모드선택회로.
반도체 장치에 포함된 메모리 셀들 중에서 테스트 될 메모리 셀의 수에 따라 구분된 복수 개의 테스트모드 중에서 어느 하나를 선택하게 하는 모드선택회로에 있어서,

상기 반도체 장치에서 사용하는 마스터신호 또는 접지전압이 연결된 제1마스터신호수신단; 및

상기 제1마스터신호수신단에 의하여 수신되는 신호에 응답하여 제1테스트모드를 선택하는 제1모드활성신호를 발생하는 제1모드신호발생부를 구비하며,

상기 제1 모드신호발생부는

제1제어신호수신단;

상기 마스터신호에 응답하여 상기 제1제어신호수신단의 전압준위를 접지전압으로 강하시키는 풀다운부;

상기 제1마스터신호수신단과 상기 제1제어신호수신단의 신호를 논리 연산하여 상기 제1모드선택신호를 발생하는 제1출력부를 구비하는 것을 특징으로 하는 테스트 모드선택회로.
제5항에 있어서, 상기 모드선택회로는

상기 마스터신호 또는 접지전압에 연결된 제2마스터신호수신단; 및

상기 제2마스터신호수신단에 의하여 수신되는 신호에 응답하여 제2테스트모드를 선택하는 제2모드활성신호를 발생하는 제2모드신호발생부를 더 구비하는 것을 특징으로 하는 테스트 모드선택회로.
제6항에 있어서, 상기 모드선택회로는

상기 마스터신호 또는 접지전압에 연결된 제3마스터신호수신단; 및

상기 제3마스터신호수신단에 의하여 수신되는 신호성에 응답하여 제3테스트모드를 선택하는 제3모드활성신호를 발생하는 제3모드신호발생부를 더 구비하는 것을 특징으로 하는 테스트 모드선택회로.