JPH0644031B2 - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH0644031B2 JPH0644031B2 JP60257059A JP25705985A JPH0644031B2 JP H0644031 B2 JPH0644031 B2 JP H0644031B2 JP 60257059 A JP60257059 A JP 60257059A JP 25705985 A JP25705985 A JP 25705985A JP H0644031 B2 JPH0644031 B2 JP H0644031B2
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- JP
- Japan
- Prior art keywords
- terminal
- test
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 通常入力とテスト入力の切換回路と、双方向性バッファ
で構成したテスト回路であり、試験経路の論理を浅くし
て試験を容易にする。
で構成したテスト回路であり、試験経路の論理を浅くし
て試験を容易にする。
本発明は被試験経路のスループットを下げることなく試
験を容易にするためのテスト回路に係り、特にＬＳＩに
搭載するテスト回路に関する。
験を容易にするためのテスト回路に係り、特にＬＳＩに
搭載するテスト回路に関する。
ＬＳＩ化されたランダムロジック、組合せ順序回路等の
複雑で論理の深い経路を試験する場合、従来、厖大な試
験パターンを必要としていた。即ち、ＩＣテスタ等での
試験時に非常に複雑なテストパターンを用いなければな
らず、それでも完全な試験ができない場合があった。試
験ができたとしても、テストパターンを作るのに莫大な
時間がかかり、テストパターンの数が厖大な数になった
り操作が複雑になる等で試験時間が非常に長くなり、試
験に要するコストが高くなっていた。
複雑で論理の深い経路を試験する場合、従来、厖大な試
験パターンを必要としていた。即ち、ＩＣテスタ等での
試験時に非常に複雑なテストパターンを用いなければな
らず、それでも完全な試験ができない場合があった。試
験ができたとしても、テストパターンを作るのに莫大な
時間がかかり、テストパターンの数が厖大な数になった
り操作が複雑になる等で試験時間が非常に長くなり、試
験に要するコストが高くなっていた。
従来、これを回避するために被試験経路の論理を浅くす
ることがなされている。
ることがなされている。
第２図に従来の被試験経路の論理を浅くする回路構成を
示している。
示している。
第２図において、２１、２２と指示するのはそれぞれ前
段及び後段の論理回路であり、ＬＳＩの論理の深い所に
ある。その場合、論理を断ち切って、前段の論理回路２
１の出力をバッファ２３を介して外部端子２５に接続
し、出力を一旦外部に出し、再び外部端子２６から入力
し、バッファ２４を介して後段の論理回路２２に接続し
ている。その結果、試験時に外部端子２５に繋がるピン
で前段の論理回路２１迄の出力を見ることができ、また
外部端子２６に繋がるピンからテスト信号を入力して後
段以降の論理回路の試験を行なうことが可能になる。
段及び後段の論理回路であり、ＬＳＩの論理の深い所に
ある。その場合、論理を断ち切って、前段の論理回路２
１の出力をバッファ２３を介して外部端子２５に接続
し、出力を一旦外部に出し、再び外部端子２６から入力
し、バッファ２４を介して後段の論理回路２２に接続し
ている。その結果、試験時に外部端子２５に繋がるピン
で前段の論理回路２１迄の出力を見ることができ、また
外部端子２６に繋がるピンからテスト信号を入力して後
段以降の論理回路の試験を行なうことが可能になる。
ところが、第２図の回路では外部端子２５，２６がパッ
ケージの外部の２ピンにそれぞれ接続され、通常使用時
にこれを外部で接続しなければならない。このように外
部ピンが余分に必要なことはＬＳＩの設計上不利なこと
であり、また、外部の影響を受け易く、被試験経路のス
ループットが低下するという欠点がある。これは例えば
バイポーラゲートアレイ等の高速性が必要な論理回路に
とって特に問題となる。
ケージの外部の２ピンにそれぞれ接続され、通常使用時
にこれを外部で接続しなければならない。このように外
部ピンが余分に必要なことはＬＳＩの設計上不利なこと
であり、また、外部の影響を受け易く、被試験経路のス
ループットが低下するという欠点がある。これは例えば
バイポーラゲートアレイ等の高速性が必要な論理回路に
とって特に問題となる。
本発明においては、上記問題点を解決するテスト回路を
提供しようとするものである。
提供しようとするものである。
即ち、本発明のテスト回路は被試験経路の論理が深い所
に配置されるものであり、第１図をとって説明すると、
コントロール端子８に印加するコントロール信号に応じ
て動作する通常入力とテスト入力との切換回路（Ａ）
と、テスト端子９に入力用バッファ７の入力端と出力用
バッファ６の出力端とを共通接続した双方向性バッファ
（Ｂ）とを有し、該切換回路（Ａ）の第１の入力端子に
前段の論理回路１からの出力を接続し、その第２の入力
端子を該入力用バッファ７の出力端に接続し、該切換回
路（Ａ）の出力端子を後段の論理回路２に接続し、か
つ、該前段の論理回路の出力又は切換回路の出力を該出
力用バッファ６の入力端に受けて該テスト端子９に出力
することを特徴とするテスト回路としての構成を有す
る。
に配置されるものであり、第１図をとって説明すると、
コントロール端子８に印加するコントロール信号に応じ
て動作する通常入力とテスト入力との切換回路（Ａ）
と、テスト端子９に入力用バッファ７の入力端と出力用
バッファ６の出力端とを共通接続した双方向性バッファ
（Ｂ）とを有し、該切換回路（Ａ）の第１の入力端子に
前段の論理回路１からの出力を接続し、その第２の入力
端子を該入力用バッファ７の出力端に接続し、該切換回
路（Ａ）の出力端子を後段の論理回路２に接続し、か
つ、該前段の論理回路の出力又は切換回路の出力を該出
力用バッファ６の入力端に受けて該テスト端子９に出力
することを特徴とするテスト回路としての構成を有す
る。
上記構成によれば、論理の深い所に本発明に係るテスト
回路を付加しておけば、論理を浅くでき、従って試験が
容易になると共に、通常動作時にはコントロール信号に
より通常経路のみが活性化されると共にテスト端子にも
出力する。このテスト端子の出力により前段あるいは前
段と切換回路をチェックできる。一方、試験時には通常
入力は禁止され、双方向性バッファ（Ｂ）は入力状態に
なり、テスト端子よりテスト信号が入力され、通常出力
端子に出力され、後段の論理回路を含む経路をチェック
できる。このとき通常経路は、外部端子を経由せず切換
回路（Ａ）のみを経由するので、外部の影響を受けず、
スループットが低下しない。
回路を付加しておけば、論理を浅くでき、従って試験が
容易になると共に、通常動作時にはコントロール信号に
より通常経路のみが活性化されると共にテスト端子にも
出力する。このテスト端子の出力により前段あるいは前
段と切換回路をチェックできる。一方、試験時には通常
入力は禁止され、双方向性バッファ（Ｂ）は入力状態に
なり、テスト端子よりテスト信号が入力され、通常出力
端子に出力され、後段の論理回路を含む経路をチェック
できる。このとき通常経路は、外部端子を経由せず切換
回路（Ａ）のみを経由するので、外部の影響を受けず、
スループットが低下しない。
第１図に本発明の実施例としてのテスト回路の回路構成
図を表してあり、前記切換回路（Ａ）はこの場合ＡＮＤ
ゲート３と禁止ゲートつきのＡＮＤゲート４とＯＲゲー
ト５とで構成している。また、双方向性バッファ（Ｂ）
はインバータとしての出力用バッファ６とインバータと
しての入力用バッファ７で構成されている。１は前段の
論理回路、２は後段の論理回路、８はコントロール端
子、９はテスト端子（外部端子）である。
図を表してあり、前記切換回路（Ａ）はこの場合ＡＮＤ
ゲート３と禁止ゲートつきのＡＮＤゲート４とＯＲゲー
ト５とで構成している。また、双方向性バッファ（Ｂ）
はインバータとしての出力用バッファ６とインバータと
しての入力用バッファ７で構成されている。１は前段の
論理回路、２は後段の論理回路、８はコントロール端
子、９はテスト端子（外部端子）である。
第１図において、切換回路（Ａ）の第１の入力端子はＡ
ＮＤゲート３の一方の入力端子ｉであり、ＡＮＤゲート
３とＡＮＤゲート４の禁止ゲートの接続ノードが切換回
路の制御端子iiiであり、ＡＮＤゲート４の他の入力端
子が第２の入力端子iiをなしている。ＡＮＤゲート３、
４の出力はそれぞれＯＲゲート５の入力端子に接続し、
その出力端子は通常出力端子ivをなす。この切換回路
（Ａ）の第１の入力端子ｉは前段の論理回路１に接続
し、通常出力端子ivは後段の論理回路２に接続する。切
換回路（Ａ）の制御端子iiiはコントロール端子８に接
続する。かつ、双方向性バッファ（Ｂ）の出力用バッフ
ァ６は通常出力端子ivにその入力を接続し、その出力を
テスト端子９に接続し、その活性化端子をコントロール
端子８に接続する。さらに、入力用バッファ７の入力端
子はテスト端子９に接続し、その出力端子を切換回路
（Ａ）の第２の入力端子iiに接続する。
ＮＤゲート３の一方の入力端子ｉであり、ＡＮＤゲート
３とＡＮＤゲート４の禁止ゲートの接続ノードが切換回
路の制御端子iiiであり、ＡＮＤゲート４の他の入力端
子が第２の入力端子iiをなしている。ＡＮＤゲート３、
４の出力はそれぞれＯＲゲート５の入力端子に接続し、
その出力端子は通常出力端子ivをなす。この切換回路
（Ａ）の第１の入力端子ｉは前段の論理回路１に接続
し、通常出力端子ivは後段の論理回路２に接続する。切
換回路（Ａ）の制御端子iiiはコントロール端子８に接
続する。かつ、双方向性バッファ（Ｂ）の出力用バッフ
ァ６は通常出力端子ivにその入力を接続し、その出力を
テスト端子９に接続し、その活性化端子をコントロール
端子８に接続する。さらに、入力用バッファ７の入力端
子はテスト端子９に接続し、その出力端子を切換回路
（Ａ）の第２の入力端子iiに接続する。
以下の回路の動作は以下の如くである。
コントロール端子８に印加するコントロール信号がハ
イレベル“Ｈ”の場合 ＡＮＤゲート３が開き、ＡＮＤゲート４が閉じ、通常経
路が活性化される。従って、通常経路は外部端子を経由
することなく切換回路（Ａ）のみを経由する。また、こ
のとき双方向性バッファ（Ｂ）の出力用バッファ６が活
性化され通常出力端子ivの信号がテスト端子９に出力す
る。従って、ＩＣテスタ等でこのテスト端子９の出力を
見ることにより、前段までの論理回路及び切換回路
（Ａ）の状況がチェックできる。
イレベル“Ｈ”の場合 ＡＮＤゲート３が開き、ＡＮＤゲート４が閉じ、通常経
路が活性化される。従って、通常経路は外部端子を経由
することなく切換回路（Ａ）のみを経由する。また、こ
のとき双方向性バッファ（Ｂ）の出力用バッファ６が活
性化され通常出力端子ivの信号がテスト端子９に出力す
る。従って、ＩＣテスタ等でこのテスト端子９の出力を
見ることにより、前段までの論理回路及び切換回路
（Ａ）の状況がチェックできる。
コントロール端子８に印加するコントロール信号がロ
ーレベル“Ｌ”の場合 切換回路（Ａ）のＡＮＤゲート３が閉じ、ＡＮＤゲート
４が開く。双方向性バッファ（Ｂ）の出力用バッファ６
はハイインピーダンスになる。従って、通常入力は禁止
され、双方向性バッファ（Ｂ）は入力状態になり、テス
ト端子９よりテスト信号が入力され、入力用バッファ
７、ＡＮＤゲート４、ＯＲゲート５を経由して通常出力
端子ivに出力される。
ーレベル“Ｌ”の場合 切換回路（Ａ）のＡＮＤゲート３が閉じ、ＡＮＤゲート
４が開く。双方向性バッファ（Ｂ）の出力用バッファ６
はハイインピーダンスになる。従って、通常入力は禁止
され、双方向性バッファ（Ｂ）は入力状態になり、テス
ト端子９よりテスト信号が入力され、入力用バッファ
７、ＡＮＤゲート４、ＯＲゲート５を経由して通常出力
端子ivに出力される。
以上の実施例では双方向性バッファ（Ｂ）は通常出力端
子ivに経路ａを介して接続しているが、これは第１図破
線ｂの経路にかえて通常入力に接続してもよい。また、
切換回路（Ａ）は第１図の回路に限らず他のＡＮＤ−Ｏ
Ｒ構成、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ構成等の同様
な機能の回路に任意に置き換えることができる。また、
双方向性バッファ（Ｂ）は反転、非反転のどちらにして
もよい。
子ivに経路ａを介して接続しているが、これは第１図破
線ｂの経路にかえて通常入力に接続してもよい。また、
切換回路（Ａ）は第１図の回路に限らず他のＡＮＤ−Ｏ
Ｒ構成、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ構成等の同様
な機能の回路に任意に置き換えることができる。また、
双方向性バッファ（Ｂ）は反転、非反転のどちらにして
もよい。
以上のように本発明によれば、通常経路の複雑な、論理
の深い所に本回路を付加しておくことにより、論理を浅
くすることができ、従って試験が容易に行なえる。しか
もその場合、通常経路は従来のように端子を外部に出す
ことがなく、切換回路（Ａ）のみを経由するだけなので
外部の影響を受けず、スループットが低下しない利点が
ある。
の深い所に本回路を付加しておくことにより、論理を浅
くすることができ、従って試験が容易に行なえる。しか
もその場合、通常経路は従来のように端子を外部に出す
ことがなく、切換回路（Ａ）のみを経由するだけなので
外部の影響を受けず、スループットが低下しない利点が
ある。
【図面の簡単な説明】 第１図は本発明の実施例としてのテスト回路の回路構成
図、第２図は従来のテスト回路の回路構成図である。 １……前段の論理回路 ２……後段の論理回路 ３、４……ＡＮＤゲート ５……ＯＲゲート ６……出力用バッファ ７……入力用バッファ ８……コントロール端子 ９……テスト端子（外部端子） （Ａ）……切換回路 （Ｂ）……双方向性バッファ ２１……前段の論理回路 ２２……後段の論理回路 ２３、２４……バッファ ２５、２６……外部端子
図、第２図は従来のテスト回路の回路構成図である。 １……前段の論理回路 ２……後段の論理回路 ３、４……ＡＮＤゲート ５……ＯＲゲート ６……出力用バッファ ７……入力用バッファ ８……コントロール端子 ９……テスト端子（外部端子） （Ａ）……切換回路 （Ｂ）……双方向性バッファ ２１……前段の論理回路 ２２……後段の論理回路 ２３、２４……バッファ ２５、２６……外部端子
Claims (1)
- 【請求項１】コントロール端子に印加するコントロール
信号に応じて動作する切換回路と、 テスト端子に入力用バッファの入力端と出力用バッファ
の出力端とを共通接続した双方向性バッファとを有し、 該切換回路の第１の入力端子に前段の論理回路からの出
力を接続し、その第２の入力端子を該入力用バッファの
出力端に接続し、 該切換回路の出力端子を後段の論理回路に接続し、か
つ、該前段の論理回路の出力又は切換回路の出力を該出
力用バッファの入力端に受けて該テスト端子に出力する
ことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257059A JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257059A JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62116271A JPS62116271A (ja) | 1987-05-27 |
| JPH0644031B2 true JPH0644031B2 (ja) | 1994-06-08 |
Family
ID=17301164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257059A Expired - Lifetime JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152721B2 (en) * | 2016-07-06 | 2021-10-19 | Kabushiki Kaisha Toyota Jidoshokki | Plastic window |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2670053B2 (ja) * | 1987-09-09 | 1997-10-29 | 三菱重工業株式会社 | 誘導型液位検出装置 |
| JPH01100473A (ja) * | 1987-10-14 | 1989-04-18 | Nec Corp | 大規模集積回路のテスト回路 |
| JP2647209B2 (ja) * | 1989-10-05 | 1997-08-27 | 沖電気工業株式会社 | 電気回路の試験方法 |
| JPH0672701U (ja) * | 1992-11-24 | 1994-10-11 | 光徳 樋口 | ネジ止め式ホイールキャップ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5570777A (en) * | 1978-11-22 | 1980-05-28 | Seiko Instr & Electronics Ltd | Test circuit for electronic watch |
| JPS57125376A (en) * | 1981-01-28 | 1982-08-04 | Toshiba Corp | Circuit for functioning/testing of ic for watch |
| JPS58207648A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 集積回路のテストモ−ド設定回路 |
-
1985
- 1985-11-15 JP JP60257059A patent/JPH0644031B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11152721B2 (en) * | 2016-07-06 | 2021-10-19 | Kabushiki Kaisha Toyota Jidoshokki | Plastic window |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62116271A (ja) | 1987-05-27 |
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