KR920000824B1

KR920000824B1 - 양방향 입출력 버퍼회로

Info

Publication number: KR920000824B1
Application number: KR1019880009247A
Authority: KR
Inventors: 김은수; 이희
Original assignee: 삼성반도체 통신 주식회사; 강진구
Priority date: 1988-07-22
Filing date: 1988-07-22
Publication date: 1992-01-30
Also published as: KR900002162A

Abstract

내용 없음.

Description

양방향 입출력 버퍼회로

제1도는 종래의 입출력 버퍼회로의 회로도.

제2도는 본 발명의 양방향 입출력 버퍼회로의 회로도.

제3도는 본 발명의 각 모드 파형도.

본 발명은 퍼스날 컴퓨터의 중앙처리장치(CPU)와 입출력장치 사이의 인터페이스회로에 관한 것으로, 특히 데이타를 내보내거나 데이타를 받아들일 수 있으며, 자기진단(self-test)이 필요할 때는 데이타를 귀환시킬 수도 있는 양방향 입출력 버퍼회로에 관한 것이다.

종래의 입출력 버퍼회로는 제1도에 도시한 바와 같이 수개의 로직 게이트 및 MOS트랜지스터로 구성되어 중앙처리장치(cpu)가 입출력장치(주변장치)와 인터페이스시 데이타 및 어드레스를 드라이브할 수 있고, 제어신호에 의해 자기진단(self-test)기능도 수행할 수 있다. 그러나, 이와 같은 입출력 버퍼회로는 중앙처리장치와 접속된 주변장치사이의 입출력 동작시 주변장치로부터의 데이타를 받아들이지 못하는 즉, 데이타의 입력이 불가능하여 데이타를 입출력할때 양방향 회로로 사용할 수 없다. 따라서, 입출력장치(주변장치)에서 중앙처리장치로 데이타를 보내려면 또다른 회로(다른핀)를 통해야 하므로 칩의 핀수가 늘어나고 칩의 크기도 커지는 문제점이 발생하였다.

본 발명의 목적은 데이타 및 어드레스 드라이브기능과 자기진단 기능은 물론 입출력장치로부터의 데이타입력기능을 갖는 버퍼회로를 안출하여 양방향회로로 사용할 수 있도록 한 양방향 입출력 버퍼회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 출력모드로 사용되는 버퍼(buffer)회로와 입력모드 및 자기진단모드로 사용되는 귀환회로로 이루어짐을 특징으로 한다. 이하, 첨부된 도면을 참조로 하여 본 발명의 구성 및 작용, 효과를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 회로로써, 데이타버스(DB)와 연결된 제1,2인버터(I1,I2)를 일단에 제2제어신호와 연결된 제4인버터(I4)를 타단에 연결한 제1낸드게이트(NAND1)와, 상기 데이타버스(DB) 및 제1인버터(I1)와 연결된 제3인버터(I3)를 일단에 상기 제2제어신호 및 제4인버터(I4)와 연결된 제5인버터(I5)를 타단에 연결한 제1노아게이트(NOR1)와 상기 제1낸드게이트(NAND1)를 게이트에 일단을 전원전압(VDD)에, 타단을 입/출력단자(I/O)와 연결된 노드(P)에 연결한 제1MOS트랜지스터(T1)와 상기 제1노아게이트(NOR1)를 게이트에 일단을 상기 노드(P)에 타단을 접지에 연결한 제2MOS트랜지스터(T2)로 이루어진 버퍼회로(1)와 입/출력단자(I/O)와 연결된 제6,7인버터(I6,I7)를 일단으로 제1제어신호와 연결된 제8인버터(I8)를 타단으로 한 제2낸드게이트(NAND2)와 상기 제6,7인버터(I6,I7)를 일단으로 상기 제8인버터(I8)와 연결된 제9인버터(I9)를 타단으로 한 제2노아게이트(NOR2)와 상기 제2노아게이트를 게이트에 일단을 전원전압(VDD)에 타단을 데이타버스(DBD)와 접속된 노드(N)에 연결한 제3MOS트랜지스터(T3)와 상기 제2노아게이트(NOR2)를 게이트에 일단을 상기 노드(N)에 타단을 접지에 연결한 제4MOS트랜지스터(T4)로 이루어진 귀환회로(2)로 구성되어지며, 여기서 노드(P)는 제1MOS트랜지스터(T1)의 소오스와 제2MOS트랜지스터(T2)의 드레인과 연결되고 동시에 입출력단자(I/O)와 연결된 접점이며 노드(N)은 제3MOS트랜지스터의 소오스와 제4MOS트랜지스터의 드레인과 연결되며 동시에 데이타버스(DB)에 이어지는 접점이다. 화살표(3,4,5)은 출력모드(3), 입력모드(4) 및 자기진단모드(5)를 나타낸다.

도면 제3a~c도는 상기와 같은 구성으로 이루어진 본 발명이 입력모드(4), 출력모드(3) 및 자기진단 모드(5)로 동작할때의 각 부신호 파형도를 나타낸다.

이하, 본 발명의 양방향 입출력 버퍼회로의 동작을 설명하면 다음과 같다.

전원전압(VDD)에 전원이 인가되는 상태에서, 제어신호 입력단자인 제1제어신호에 “H”전압이, 제2제어신호에 ”L”(낮은 전압)이 가해지면 제1낸드게이트(NAND1)와 연결된 제1MOS트랜지스터(T1)는 오프되고 제1노아게이트(NOR1)와 연결된 제2MOS트랜지스터(T2)도 오프되어 데이타버스(DB)에 실린 데이타가 출력되지 못하며, 동시에 제2낸드게이트(NAND2)와 연결된 제3MOS트랜지스터(T3) 및 제2노아게이트(NOR2)와 연결된 제4MOS트랜지스터(T4)도 오프되어 회로가 동작을 하지 않는다.

다음으로, 제1제어신호로 ”H”전압이, 제2제어신호로 ”L”전압이 가해진 상태에서 데이타버스(DB)에 실린값이 “H”이면, 제4인버터(I4)를 지난 제1낸드게이트(NAND1)의 일입력은 “H”이고 제1,2인 버터(I1,I2)를 지난 타입력도 하이가 되어 제1낸드게이트(NAND1)의 출력은 “L”가 되므로 제1MOS트랜지스터(T1)는 온된다. 이때, 제1,3인버터(I1,I3)와 제4,5인버터(I4,I5)를 입력으로 한 제1노아게이트(NOR1)의 출력은 “L”가 되어 제2MOS트랜지스터(T)는 오프가 된다. 따라서, 입/출력단자(I/O)로 데이타버스에 실린 “H”가 출력된다. 만약, 데이타버스(DB)에 실린값이 “L”이면, 제1MOS트랜지스터(T1)는 오프되고, 제2MOS트랜지스터(T2)는 온되어 “L”값이 출력된다. 이에 의해 제6,7인버터(I6,I7)를 일입력으로 제1제어신호와 연결된 제8인버터(I8)를 타입력으로 하는 제2낸드게이트(NAND2)의 출력은 “H”가 되어 제3MOS트랜지스터(T3)는 오프되고, 제1제어신호와 연결된 제8,9인버터(I8,I9)를 일입력으로 제6,7인버터(I6,I7)를 타입력으로 하는 제2노아게이트(NOR2)의 출력은 “L”가 되어 제4MOS트랜지스터(T4)도 오프된다.

이와 같이 데이타버스(DB)에 실린 데이타가 버퍼회로(1)를 통하여 입/출력단자(I/O)로 전송되는 출력모드는 데이타버스(DB)→제1인버터(I1)→제2,3인버터(I2,I3)→제1낸드게이트(NAND1), 제1노아게이트(NOR1)→제1,2MOS트랜지스터(T1,T2)→출력단자(O)로 데이타를 출력하는 것으로 중앙처리장치(CPU)에서 데이타가 입/출력단자(I/O)에 연결된 주변장치로 출력된다.

또한, 전원전압(VDD)이 인가된 상태에서 제1제어신호로는 “L”전압이, 제2제어신호로는 “H”전압이 인가되면, 제1낸드게이트(NAND1)의 일입력으로는 “L”가 제1노아게이트(NOR1)의 일입력으로는 “H”가 입력되므로 데이타버스(DB)에 실린값에 관계없이 제1,2MOS트랜지스터(T1,T2)는 오프된다.

따라서, 버퍼회로(1)는 동작을 하지 않는다. 이때, 주변장치로부터 입/출력단자(I/O)단자로 데이타가 입력되면, 제1제어신호가 “L”전압이므로 제1인버터(I1)를 지난 “H”를 입력으로 하는 제2낸드게이트(NAND2)와 연결된 제3MOS트랜지스터(T3)는 주변장치의 입력 데이타에 의해 동작하고, 또한 제8,9인버터(I8,I9)를 지나 “L”를 입력으로 하는 제2노아게이트와 연결된 제4MOS트랜지스터(T4)도 주변장치로부터의 입력데이타에 의해 동작하게 된다. 입력데이타값이 “H”이면 제3MOS트랜지스터(T3)가 온되고 제4MOS트랜지스터(T4)는 오프되어 “H”값이 데이타버스(DB)에 실리게 되고 입력데이타값이 “L”이면 제3MOS트랜지스터(T3)는 오프되고 제4MOS트랜지스터(T4)는 온되어 데이타버스(DB)에 “L”가 실리게 된다.

이때에는 이 회로가 주변장치로부터 입/출력단자(I/O)에 데이타가 들어온 것을 귀환회로(2)를 통해 CPU에 데이타를 입력하는 입력모드로 동작하는 것으로 입/출력단자(I/O)→제6인버터(I6)→제7인버터(I7)→제2낸드게이트(NAND2), 제2노아게이트(NOR2)→제3,4MOS트랜지스터(T3,T4)→데이타버스(DB)로 데이타를 입력한다. 다음으로 제1제어신호 “L”전압, 제2제어신호 “L”전압이 가해지면, 제4인버터(I4)와 연결된 제1낸드게이트(NAND1)의 일단이 “H”이므로 제1낸드게이트(NAND1)와 연결된 제1MOS트랜지스터(T1)는 데이타버스(DB)에 실린 데이타값에 영향을 받고, 제4,5인버터와 일단이 연결된 제1MOS트랜지스터(T1)는 데이타버스(DB)에 실린 데이타값에 영향을 받고, 제4,5인버터와 일단이 연결된 제1노아게이트(NOR1)에 연결된 제2MOS트랜지스터(T2)도 데이타버스(DB)에 실린 데이타값에 영향을 받는다. 데이타값이 “H”이면 제1MOS트랜지스터(T1)가 온되고 제2MOS트랜지스터(T2)는 오프되며, 입/출력단자(I/O)에 연결된 제6,7인버터에 “H”가 인가되면, 제2낸드게이트(NAND2)의 출력이 “L”가 되어 제3MOS트랜지스터(T3)를 온시켜 다시 데이타버스(DB)로 되돌아간다.

데이타버스(DB)의 데이타값이 “L”이면 제2MOS트랜지스터(T2)가 온되어 제6,7인버터(I6,I7)로 “L”가 인가되면 제2낸드게이트(NAND2)출력이 “H”가 되어 제3MOS트랜지스터(T3)가 오프되고 제4MOS트랜지스터(T4)는 온되어 “L”값이 다시데이타버스로 실려 데이타버스의 값과 일치하는지 확인한다. 이 모드가 자기진단(self-test) 기능 모드로써 입력모드기능과 출력모드기능이 동시에 동작하는 것이다.

즉,데이타버스(DB)→제1인버터(I1)→제2,3인버터(I2,I3)→제1낸드게이트(NAND1), 제1노아게이트(NOR1)→제1,2MOS트랜지스터(T1,T2)→입/출력단자(I/O)에서 다시 이것을 입력모드로 즉 입/출력단자(I/O)→제6인버터(I6)→제7인버터(I7)→제2낸드게이트(NAND2),제2노아게이트(NOR2)→제3,4MOS트랜지스터(T3,T4)→데이타버스(DB)로 전송되어 이 전송된 데이타를 가지고 바로 전에 보낸 데이타와 비교해서 자기진단을 할 수 있다. 즉, 보낸 데이타와 같은 데이타를 받으면 제대로 전송한 것이고 데이타가 틀리면 잘못된 것을 파악할 수 있다.

이것은 CPU가 데이타 및 어드레스 전송에 관한 검증이 필요할 때 사용할 수 있는 자기진단모드이다. 이상에서와 같이 본 발명 양방향 입출력 버퍼회로는 출력모드로써 CPU의 데이타를 주변장치로 출력할 수 있으며 데이타의 바른 전송 검증이 필요할때 자기진단모드로써 그 기능을 수행할 수 있는 종래의 기능과 더불어 주변장치(입/출력장치)로부터 중앙처리장치로 데이타를 입력하는 입력모드로도 쓰일 수 있어서 데이타 전송방향에 구애됨이 없이 제어신호에 따라서 다용도로 융통성있게 사용할 수 있음으로 인터페이스의 구성을 간편하고 효과적으로 할 수 있는 장점이 있다.

Claims

데이타버스(DB)와 연결된 제1,2인버터(I1,I2)를 일단에, 제2제어신호와 연결된 제4인버터(I4)를 타단에 연결한 제1낸드게이트(NAND1)와, 상기 데이타버스(DB) 및 제1인버터(I1)와 연결된 제3인버터(I3)를 일단에 상기 제2제어신호 및 제4인버터(I4)와 연결된 제5인버터(I5)를 타단에 연결한 제1노아게이트(NOR1), 상기 제1낸드게이트(NAND1)를 게이트에 일단을 전원전압에, 타단을 입/출력단자(I/O)와 연결된 노드(P)에 연결한 제1MOS트랜지스터(T1)와 상기 제1노아게이트(NOR1)를 게이트에, 일단을 상기 노드(P)에 타단을 접지에 연결한 제2MOS트랜지스터(T2)로 이루어진 버퍼회로(1)와, 입/출력단자(I/O)와 연결된 제6,7인버터(I6,I7)를 일단으로 제1제어신호와 연결된 제8인버터(I8)를 타단으로 한 제2낸드게이트(NAND2)와, 상기 제6,7인버터(I6,I7)를 일단으로 상기 제8인버터(I8)와 연결된 제9인버터(I9)를 타단으로 한 제2노아게이트(NOR2), 상기 제2노아게이트를 게이트에, 일단을 전원전압(VDD)에 타단을 데이타버스(DB)와 접속된 노드(N)에 연결한 제3MOS트랜지스터(T1)와 상기 제2노아게이트(NOR2)를 게이트에 일단을 상기 노드(N)에 타단을 접지에 연결한 제4MOS트랜지스터(T4)로 이루어진 귀환회로(2)로 구성됨을 특징으로 하는 양방향 입출력버퍼회로.