JPS62116271A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPS62116271A JPS62116271A JP60257059A JP25705985A JPS62116271A JP S62116271 A JPS62116271 A JP S62116271A JP 60257059 A JP60257059 A JP 60257059A JP 25705985 A JP25705985 A JP 25705985A JP S62116271 A JPS62116271 A JP S62116271A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- test
- circuit
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
通常入力、テスト入力切換回路と、双方向性バッファで
構成したテスト回路であり、試験径路の論理を浅くして
試験を容易にする。
構成したテスト回路であり、試験径路の論理を浅くして
試験を容易にする。
本発明は被試験径路のスループットを下げることなく試
験を容易にするためのテスト回路に係り、特にＬＳＩに
搭載するテスト回路に関する。
験を容易にするためのテスト回路に係り、特にＬＳＩに
搭載するテスト回路に関する。
ＬＳＩ化されたラングＪ・ロジック、組合せ順序回路等
の複雑で論理の深い径路を試験する場合、従来、厖大な
試験パターンを必要としていた。即ち、ＩＣテスタ等で
の試験時に非常に複雑なテストパターンを用いなければ
ならず、それでも完全な試験ができない場合があった。
の複雑で論理の深い径路を試験する場合、従来、厖大な
試験パターンを必要としていた。即ち、ＩＣテスタ等で
の試験時に非常に複雑なテストパターンを用いなければ
ならず、それでも完全な試験ができない場合があった。
試験ができたとしても、テストパターンを作るのに莫大
な時間がかかり、テストパターンの数が厖大な数になっ
たり操作が複雑になる等で試験時間が非常に長くなり、
試験に要するコストが高くなっていた。
な時間がかかり、テストパターンの数が厖大な数になっ
たり操作が複雑になる等で試験時間が非常に長くなり、
試験に要するコストが高くなっていた。
従来、これを回避するために被試験径路の論理を浅くす
ることがなされている。
ることがなされている。
第２図に従来の被試験径路の論理を浅くする回路構成を
示している。
示している。
第２図において、２１．２２と指示するのはそれぞれ前
段及び後段の論理回路であり、ＬＳＩの論理の深い所に
ある。その場合、論理を断ち切って、論理回路２１の出
力をバッファ２３を介して外部端子２５に接続し、出力
を一旦外部に出し、再び外部端子２６から入力し、バッ
ファ２４を介して後段の論理回路２２に接続している。
段及び後段の論理回路であり、ＬＳＩの論理の深い所に
ある。その場合、論理を断ち切って、論理回路２１の出
力をバッファ２３を介して外部端子２５に接続し、出力
を一旦外部に出し、再び外部端子２６から入力し、バッ
ファ２４を介して後段の論理回路２２に接続している。
その結果、試験時に外部端子２５に繋がるピンで前段２
１迄の出力を見ることができ、また外部端子２６に繋が
るピンからテスト信号を入力して後段以降の論理回路の
試験を行なうことが可能になる。
１迄の出力を見ることができ、また外部端子２６に繋が
るピンからテスト信号を入力して後段以降の論理回路の
試験を行なうことが可能になる。
ところが、第２図の回路では外部端子２４，２５がパン
ケージの外部の２ピンにそれぞれ接続され、通常使用時
にこれを外部で接続しなければならない。このように外
部ピンが余分に必要なことはＬＳＩの設計上不利なこと
であり、また、外部の影響を受は易く、被試験径路のス
ループットが低下するという欠点がある。これは例えば
バイポーラ・ゲート・アレー等の高速性が必要な論理回
路にとって特に問題となる。
ケージの外部の２ピンにそれぞれ接続され、通常使用時
にこれを外部で接続しなければならない。このように外
部ピンが余分に必要なことはＬＳＩの設計上不利なこと
であり、また、外部の影響を受は易く、被試験径路のス
ループットが低下するという欠点がある。これは例えば
バイポーラ・ゲート・アレー等の高速性が必要な論理回
路にとって特に問題となる。
本発明においては、上記問題点を解決するテスト回路を
提供しようとするものである。
提供しようとするものである。
即ち、本発明のテスト回路は被試験径路の論理が深い所
に配置されるものであり、第１図をとって説明すると、
コントロール端子８に印加するコントロール信号に応じ
て動作する通常人力−テスト入力の切換回路（Ａ）と、
テスト端子９に接続する双方向性バッファ（ｎ）とを有
し、該切換回路（Ａ）の第１の入力に前段の論理回路１
からの通常入力を接続し、テストαｇ１子９をその第２
の入力に該双方向性バッファ （ｎ）を介して接続し、
該切換回路の通常出力端子を後段の論理回路２に接続し
、且つ、該通常入力又は通常出力を該双方向バッファ（
Ｂ）を介して該テスト端子９に接続している。
に配置されるものであり、第１図をとって説明すると、
コントロール端子８に印加するコントロール信号に応じ
て動作する通常人力−テスト入力の切換回路（Ａ）と、
テスト端子９に接続する双方向性バッファ（ｎ）とを有
し、該切換回路（Ａ）の第１の入力に前段の論理回路１
からの通常入力を接続し、テストαｇ１子９をその第２
の入力に該双方向性バッファ （ｎ）を介して接続し、
該切換回路の通常出力端子を後段の論理回路２に接続し
、且つ、該通常入力又は通常出力を該双方向バッファ（
Ｂ）を介して該テスト端子９に接続している。
上記構成によれば、論理の深い所に本発明に係る回路を
付加しておけば、論理を浅くでき、従って試験が容易に
なると共に、通常動作時にはコントロール信号により通
常径路のみが活性化されると共にテスト端子にも出力す
る。このテスト端子の出力により前段あるいは前段と切
換回路をチェックできる。一方、試験時には通常入力は
禁止され、双方向性バッファ（Ｂ）は入力状態になり、
テスト端子よりテスト信号が入力され、通常出力端子に
出力され、後段の論理回路を含む径路をチェックできる
。このとき通常径路は、外部端子を経由せず切換回路（
Ａ）のみを経由するので、外部の影響を受けず、スルー
ブツトが低下しない。
付加しておけば、論理を浅くでき、従って試験が容易に
なると共に、通常動作時にはコントロール信号により通
常径路のみが活性化されると共にテスト端子にも出力す
る。このテスト端子の出力により前段あるいは前段と切
換回路をチェックできる。一方、試験時には通常入力は
禁止され、双方向性バッファ（Ｂ）は入力状態になり、
テスト端子よりテスト信号が入力され、通常出力端子に
出力され、後段の論理回路を含む径路をチェックできる
。このとき通常径路は、外部端子を経由せず切換回路（
Ａ）のみを経由するので、外部の影響を受けず、スルー
ブツトが低下しない。
第１図に本発明の実施例の回路図を表してあり、前記切
換回路（Ａ）はこの場合ＡＮＤゲート３と禁止ゲートつ
きのＡＮＤゲート４とＯＲゲート５とで構成している。
換回路（Ａ）はこの場合ＡＮＤゲート３と禁止ゲートつ
きのＡＮＤゲート４とＯＲゲート５とで構成している。
また、双方向性バッファ（Ｂ）はインバータ６とインバ
ータ７で構成されている。１は前段の論理回路、２ば後
段の論理回路、８はコントロール端子、９ばテスト端子
（外部端子）である。
ータ７で構成されている。１は前段の論理回路、２ば後
段の論理回路、８はコントロール端子、９ばテスト端子
（外部端子）である。
第１図において、切換回１７３（Ａ）の第１の入力端子
はＡＮＤゲー１−３の一方の入力端子ｉであり、ＡＮＤ
ゲー１−３とＡＮＤゲート４の禁止ゲートの接続ノード
が切換回路の制御端子ｉｉｉであり、ＡＮＤゲート４の
他の入力端子が第２の入力端子ｉｉをなしている。ＡＮ
Ｄゲート３，４の出力はそれぞれＯＲゲート５の入力端
子に接続し、その出力端子は通常出力端子ｉｖをなす。
はＡＮＤゲー１−３の一方の入力端子ｉであり、ＡＮＤ
ゲー１−３とＡＮＤゲート４の禁止ゲートの接続ノード
が切換回路の制御端子ｉｉｉであり、ＡＮＤゲート４の
他の入力端子が第２の入力端子ｉｉをなしている。ＡＮ
Ｄゲート３，４の出力はそれぞれＯＲゲート５の入力端
子に接続し、その出力端子は通常出力端子ｉｖをなす。
この切換回路の第１の入力端子ｉは前段の論理回路１に
接続し、通常出力端子ｉｖは後段の論理回路２に接続す
る。切換回路の制御端子ｉｉｉはコンＩ−ロール端子８
に接続する。且つ、双方向性バッファのインバータ６は
通常出力端子ｉｖにその入力を接続し、その出力をテス
ト端子９に接続し、その活性化端子をコントロール端子
８に接続する。さらに、インバータ７の入力端子はテス
ト端子９に接続し、その出力端子を切換回路の第２の入
力端子ｉｉに接続する。
接続し、通常出力端子ｉｖは後段の論理回路２に接続す
る。切換回路の制御端子ｉｉｉはコンＩ−ロール端子８
に接続する。且つ、双方向性バッファのインバータ６は
通常出力端子ｉｖにその入力を接続し、その出力をテス
ト端子９に接続し、その活性化端子をコントロール端子
８に接続する。さらに、インバータ７の入力端子はテス
ト端子９に接続し、その出力端子を切換回路の第２の入
力端子ｉｉに接続する。
以上の回路の動作は以下の如くである。
■コントロール端子８に印加するコントロール信号がハ
イレベル“Ｉ（”の場合 ＡＮＤゲート３が開き、ＡＮＤゲート４が閉じ、通常径
路が活性化される。従って、通常径路は外部端子を経由
することなく切換回路（Ａ）のみを経由する。また、こ
のとき双方向性バッファ （Ｂ〉のインバータ６が活性
化され通常出力端子ｉｖの信号がテスト端子９に出力す
る。従って、ＩＣテスタ等でこのテスト端子９の出力を
見ることにより、前段までの論理回路および切換回路の
状況がチェックできる。
イレベル“Ｉ（”の場合 ＡＮＤゲート３が開き、ＡＮＤゲート４が閉じ、通常径
路が活性化される。従って、通常径路は外部端子を経由
することなく切換回路（Ａ）のみを経由する。また、こ
のとき双方向性バッファ （Ｂ〉のインバータ６が活性
化され通常出力端子ｉｖの信号がテスト端子９に出力す
る。従って、ＩＣテスタ等でこのテスト端子９の出力を
見ることにより、前段までの論理回路および切換回路の
状況がチェックできる。
■コントロール端子８に印加するコントロール信号がロ
ーレベル“Ｌ”の場合 切換回路（Ａ）のＡＮＤゲート３が閉じ、４が開く。双
方向性バイアス（Ｂ）のインバータ６はハイインピーダ
ンスになる。従って通常入力は禁止され、双方向性バッ
ファは入力状態になり、テスト端子９よりテスＩ−ＩＲ
号が入力され、インバータ７、ＡＮＤゲート４、ＯＩ？
ゲート５を経由して通常出力端子ｉｖに出力される。
ーレベル“Ｌ”の場合 切換回路（Ａ）のＡＮＤゲート３が閉じ、４が開く。双
方向性バイアス（Ｂ）のインバータ６はハイインピーダ
ンスになる。従って通常入力は禁止され、双方向性バッ
ファは入力状態になり、テスト端子９よりテスＩ−ＩＲ
号が入力され、インバータ７、ＡＮＤゲート４、ＯＩ？
ゲート５を経由して通常出力端子ｉｖに出力される。
以上の実施例では双方向バッファ（Ｂ）は通常出力端子
ｉｖに径路ａを介して接続しているが、これは第１図破
線すの径路にかえて通常入力に接続してもよい。また、
切換回ＷＰｒ （Δ）は第１図の回路に限らず他のＡＮ
Ｄ−ＯＲ構成、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ等同様
な機能の回路に任意に置き換えることができる。また、
双方向性バッファは反転、非反転のどちらにしてもよい
。
ｉｖに径路ａを介して接続しているが、これは第１図破
線すの径路にかえて通常入力に接続してもよい。また、
切換回ＷＰｒ （Δ）は第１図の回路に限らず他のＡＮ
Ｄ−ＯＲ構成、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ等同様
な機能の回路に任意に置き換えることができる。また、
双方向性バッファは反転、非反転のどちらにしてもよい
。
以上のように本発明によれば、通常径路の複雑な、論理
の深い所に本回路を付加しておくことにより、論理を浅
くすることができ、従って試験が容易に行なえる。しか
もその場合、通常径路は従来のように端子を外部に出す
ことがなく、切換回路（Ａ）のみを経由するだけなので
外部の影響を受けず、スループントが低下しない利点が
ある。
の深い所に本回路を付加しておくことにより、論理を浅
くすることができ、従って試験が容易に行なえる。しか
もその場合、通常径路は従来のように端子を外部に出す
ことがなく、切換回路（Ａ）のみを経由するだけなので
外部の影響を受けず、スループントが低下しない利点が
ある。
第１ＩＩは本発明の実施例の回路図、第２図は従来の回
路図である。 主な符号 １・・・前段の論理回路 ２・・・後断の論理回路 ３．４・ＡＮＤゲート ５・・・ＯＲゲート ６．７・インバータ ８・・・コントロール端子 ９・・・テスト端子 （Ａ） ・・・切換回路
路図である。 主な符号 １・・・前段の論理回路 ２・・・後断の論理回路 ３．４・ＡＮＤゲート ５・・・ＯＲゲート ６．７・インバータ ８・・・コントロール端子 ９・・・テスト端子 （Ａ） ・・・切換回路
Claims (1)
- コントロール端子に印加するコントロール信号に応じて
動作する切換回路と、テスト端子に接続する双方向性バ
ッファとを有し、該切換回路の第１の入力端子に前段の
論理回路からの通常入力を接続し、その第２の入力端子
を該双方向性バッファを介して該テスト端子に接続し、
該切換回路の通常出力端子を後段の論理回路に接続し、
且つ、該通常入力又は通常出力を該双方向性バッファを
介して該テスト端子に接続することを特徴とするテスト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257059A JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257059A JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62116271A true JPS62116271A (ja) | 1987-05-27 |
| JPH0644031B2 JPH0644031B2 (ja) | 1994-06-08 |
Family
ID=17301164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257059A Expired - Lifetime JPH0644031B2 (ja) | 1985-11-15 | 1985-11-15 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644031B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468623A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Heavy Ind Ltd | Induction type liquid level detector |
| JPH01100473A (ja) * | 1987-10-14 | 1989-04-18 | Nec Corp | 大規模集積回路のテスト回路 |
| JPH03122577A (ja) * | 1989-10-05 | 1991-05-24 | Oki Electric Ind Co Ltd | 電気回路の試験方法 |
| JPH0672701U (ja) * | 1992-11-24 | 1994-10-11 | 光徳 樋口 | ネジ止め式ホイールキャップ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6551324B2 (ja) * | 2016-07-06 | 2019-07-31 | 株式会社豊田自動織機 | 樹脂ウィンドウ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5570777A (en) * | 1978-11-22 | 1980-05-28 | Seiko Instr & Electronics Ltd | Test circuit for electronic watch |
| JPS57125376A (en) * | 1981-01-28 | 1982-08-04 | Toshiba Corp | Circuit for functioning/testing of ic for watch |
| JPS58207648A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 集積回路のテストモ−ド設定回路 |
-
1985
- 1985-11-15 JP JP60257059A patent/JPH0644031B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492358A (en) * | 1977-12-29 | 1979-07-21 | Seiko Instr & Electronics Ltd | Electronic watch |
| JPS5570777A (en) * | 1978-11-22 | 1980-05-28 | Seiko Instr & Electronics Ltd | Test circuit for electronic watch |
| JPS57125376A (en) * | 1981-01-28 | 1982-08-04 | Toshiba Corp | Circuit for functioning/testing of ic for watch |
| JPS58207648A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 集積回路のテストモ−ド設定回路 |
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|---|---|---|---|---|
| JPS6468623A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Heavy Ind Ltd | Induction type liquid level detector |
| JPH01100473A (ja) * | 1987-10-14 | 1989-04-18 | Nec Corp | 大規模集積回路のテスト回路 |
| JPH03122577A (ja) * | 1989-10-05 | 1991-05-24 | Oki Electric Ind Co Ltd | 電気回路の試験方法 |
| JPH0672701U (ja) * | 1992-11-24 | 1994-10-11 | 光徳 樋口 | ネジ止め式ホイールキャップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644031B2 (ja) | 1994-06-08 |
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