JPS62265581A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPS62265581A JPS62265581A JP61108811A JP10881186A JPS62265581A JP S62265581 A JPS62265581 A JP S62265581A JP 61108811 A JP61108811 A JP 61108811A JP 10881186 A JP10881186 A JP 10881186A JP S62265581 A JPS62265581 A JP S62265581A
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- JP
- Japan
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- signal
- input terminal
- external input
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 238000012360 testing method Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｍ東上のオリ用分野〕
本発明は、半碑体果槓論理回路に関し、特に０ＭＯ８Ｌ
ＳＩに用いられる出力バッファ回路に関する。
ＳＩに用いられる出力バッファ回路に関する。
従来、この棟の出力バッファ回路としては第３図に示す
ものがある。この出力バッファ回路は縦続接続されたイ
ンバータ回路２段からなり、論理回路の内部の信号を入
力瑞子ＩＮで受け、出力端子ＯＵＴから外部へその信号
を同相で出力する構成となっている。
ものがある。この出力バッファ回路は縦続接続されたイ
ンバータ回路２段からなり、論理回路の内部の信号を入
力瑞子ＩＮで受け、出力端子ＯＵＴから外部へその信号
を同相で出力する構成となっている。
このような呂カバ、７７回路を含むり、ＳＩチップのＤ
Ｃ％性テストを行なう場合には、まずＬＳＩの出力端子
のレベルを決定し、％註を測定する。
Ｃ％性テストを行なう場合には、まずＬＳＩの出力端子
のレベルを決定し、％註を測定する。
この場合、出力端子のレベルを決定するのに、テストパ
ターンを入力することにより行なっているので、全ピン
を１襞に測定することができず、数ピンずつくり返し測
定している。このため、ビン数が多くなると、このくり
返しの回数が多くなり、テスト時間が長くなるという欠
点があった。
ターンを入力することにより行なっているので、全ピン
を１襞に測定することができず、数ピンずつくり返し測
定している。このため、ビン数が多くなると、このくり
返しの回数が多くなり、テスト時間が長くなるという欠
点があった。
本発明の半導体集積調理回路は、少なくとも】１１白１
以上の出力バッファの前段に外部入力端子により切り換
え制御されるセレクタをもち、当該セレクタの一方の入
力は内部回路と接続され１１ｉ！力の人力は外部入力端
子に接続されていることを特徴とする。
以上の出力バッファの前段に外部入力端子により切り換
え制御されるセレクタをもち、当該セレクタの一方の入
力は内部回路と接続され１１ｉ！力の人力は外部入力端
子に接続されていることを特徴とする。
以下、図面を参照して本発明について説明する０第１図
は本発明の一実施例を示す図である０この図においてセ
レクタ８１．８２およびＢ３は外部からテスト）時のレ
ベルを入力するための入力端子りと、内部回路の出力信
号を入力する入力端子］）と、入カフに子り、Ｈのどち
らかを選択するセレクト端子Ｓを有する。また、ＬＳＩ
チップ１には、外部よりセレクタｓ１． Ｂ２． Ｂ３
の切り換えを利呻する１ｆｒｌｌ ′１１１人力瑠子Ｔ
Ｎとテスト時のレベルを入力する外部入力端子ＬＩ及
び出力バッファＢｌ。
は本発明の一実施例を示す図である０この図においてセ
レクタ８１．８２およびＢ３は外部からテスト）時のレ
ベルを入力するための入力端子りと、内部回路の出力信
号を入力する入力端子］）と、入カフに子り、Ｈのどち
らかを選択するセレクト端子Ｓを有する。また、ＬＳＩ
チップ１には、外部よりセレクタｓ１． Ｂ２． Ｂ３
の切り換えを利呻する１ｆｒｌｌ ′１１１人力瑠子Ｔ
Ｎとテスト時のレベルを入力する外部入力端子ＬＩ及
び出力バッファＢｌ。
Ｂ２．Ｂ３の出力を外部へ取シ出す外部出力端子０１．
０２，０３とをＭしている０ 第１図のセレクタＳｌ 、 Ｂ２．５３ｉ２、セレクト
淘子Ｓのレベルが１）■”の時はノーマルモード、つ１
り内部回路出力信号が選択され、′Ｌ”の時はテストモ
ード、つまり外部入力端子ＬＩからの信号が選択される
。したがって、ノーマルモード時には、内部回路出力信
号がその捷ま出力バッファ８１． Ｂ２． Ｂ３を通
って出力端子０１．０２゜０３に出力されるが、テスト
モード時には、外部入力端子ＬＩからの信号が選択され
るので出カバ、７ア１３１．Ｂ２．Ｂ３へは外部入力端
子ＬＩの信号レベルが出力バッファＢｌ、Ｂ２．Ｂ３を
通って出力端子０１．０２，０３に出力されるので、出
力レベルを外部入力端子ＬＩの信号により自由に設定で
きる０ 第２図にセレクタの一実施例を示す。この回路において
、セレクト端子Ｓが１１４”の時はトランスファーゲー
トＴ几１がＯＦＦ、）ランス７アーゲート’ｒＲ２がＯ
Ｎするので入力端子りに入力された信号が出力４ｏへ出
力される。またセレクト端子Ｓが＠Ｌ”の時はトランス
ファーゲートＴＲ１がＯＮ、トランスファーゲートＴＲ
２がＯＦＦ’するので、入力端子りに入力された信号が
出力端０へ出力される。
０２，０３とをＭしている０ 第１図のセレクタＳｌ 、 Ｂ２．５３ｉ２、セレクト
淘子Ｓのレベルが１）■”の時はノーマルモード、つ１
り内部回路出力信号が選択され、′Ｌ”の時はテストモ
ード、つまり外部入力端子ＬＩからの信号が選択される
。したがって、ノーマルモード時には、内部回路出力信
号がその捷ま出力バッファ８１． Ｂ２． Ｂ３を通
って出力端子０１．０２゜０３に出力されるが、テスト
モード時には、外部入力端子ＬＩからの信号が選択され
るので出カバ、７ア１３１．Ｂ２．Ｂ３へは外部入力端
子ＬＩの信号レベルが出力バッファＢｌ、Ｂ２．Ｂ３を
通って出力端子０１．０２，０３に出力されるので、出
力レベルを外部入力端子ＬＩの信号により自由に設定で
きる０ 第２図にセレクタの一実施例を示す。この回路において
、セレクト端子Ｓが１１４”の時はトランスファーゲー
トＴ几１がＯＦＦ、）ランス７アーゲート’ｒＲ２がＯ
Ｎするので入力端子りに入力された信号が出力４ｏへ出
力される。またセレクト端子Ｓが＠Ｌ”の時はトランス
ファーゲートＴＲ１がＯＮ、トランスファーゲートＴＲ
２がＯＦＦ’するので、入力端子りに入力された信号が
出力端０へ出力される。
以上説明したように本発明は、出力バッファの前段にセ
レクタを付加し、セレクタの一万の入力を外部入力とし
、セレクタを外部から制御出来るようにすることにより
、テスト時に出力レベルが自白に設定でき、テスト時間
を幾組できる効果がある。
レクタを付加し、セレクタの一万の入力を外部入力とし
、セレクタを外部から制御出来るようにすることにより
、テスト時に出力レベルが自白に設定でき、テスト時間
を幾組できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は、第
１図のセレクタ（ロ）路の例を示す接続回路図、第３図
は従来の出力バッファの例を示す接続回路図である。 ８１、 Ｂ２，８３ ・・・・・セレクタ、Ｂ］、Ｂ２
゜Ｂ３・・・・・・出力バッファ、０１．０２，０３・
・・・・外部出力端子、Ｌｌ・・・・・外部入力端子、
′ｒＮ・・・・・制御入力端子、Ｌ、Ｄ・・・・・・入
力端子、Ｓ・・・・・・セレクト端子、Ｏ・・・・出力
端子、ＩＮ・・・・・・出力バッファ入力端子、ＯＵ
Ｔ・・・・・出力バッファ出力端子。 代理人 升理士 内 原 ５、ｉ；；１ 第 １７ 一７Ｖｏ。 一；− 半３７
１図のセレクタ（ロ）路の例を示す接続回路図、第３図
は従来の出力バッファの例を示す接続回路図である。 ８１、 Ｂ２，８３ ・・・・・セレクタ、Ｂ］、Ｂ２
゜Ｂ３・・・・・・出力バッファ、０１．０２，０３・
・・・・外部出力端子、Ｌｌ・・・・・外部入力端子、
′ｒＮ・・・・・制御入力端子、Ｌ、Ｄ・・・・・・入
力端子、Ｓ・・・・・・セレクト端子、Ｏ・・・・出力
端子、ＩＮ・・・・・・出力バッファ入力端子、ＯＵ
Ｔ・・・・・出力バッファ出力端子。 代理人 升理士 内 原 ５、ｉ；；１ 第 １７ 一７Ｖｏ。 一；− 半３７
Claims (1)
- 少なくとも１個以上の出力バッファの前段に外部入力端
子により切り換え制御されるセレクタをもち、当該セレ
クタの一方の入力は内部回路と接続され他方の入力は外
部入力端子に接続されていることを特徴とする半導体集
積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108811A JPS62265581A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108811A JPS62265581A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265581A true JPS62265581A (ja) | 1987-11-18 |
Family
ID=14494091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108811A Pending JPS62265581A (ja) | 1986-05-12 | 1986-05-12 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62265581A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148287A (ja) * | 1992-11-04 | 1994-05-27 | Nec Corp | 集積回路 |
| JP2006098639A (ja) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | 電気光学装置、その検査方法 |
-
1986
- 1986-05-12 JP JP61108811A patent/JPS62265581A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148287A (ja) * | 1992-11-04 | 1994-05-27 | Nec Corp | 集積回路 |
| JP2006098639A (ja) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | 電気光学装置、その検査方法 |
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